Jebkuras digitālās mikroshēmas ir veidotas, pamatojoties uz vienkāršākajiem loģiskajiem elementiem:
Sīkāk apskatīsim digitālo loģikas elementu dizainu un darbību.
Invertors
Vienkāršākais loģiskais elements ir invertors, kas vienkārši maina ieejas signālu uz tieši pretēju vērtību. Tas ir uzrakstīts šādā formā:
kur josla atrodas virs ievades vērtības un apzīmē izmaiņas pretējai vērtībai. To pašu darbību var uzrakstīt, izmantojot 1. tabulā doto. Tā kā pārveidotājam ir tikai viena ieeja, tā patiesības tabula sastāv tikai no divām rindām.
1. tabula. Invertora loģiskā elementa patiesības tabula
| In | Ārā |
|---|---|
| 0 | 1 |
| 1 | 0 |
Kā loģisko invertoru varat izmantot vienkāršu pastiprinātāju ar tranzistoru, kas savienots ar šķērsām (vai lauka efekta tranzistora avotu). Invertora loģiskā elementa shematiskā diagramma, kas izgatavota uz bipolāra n-p-n tranzistora, ir parādīta 1. attēlā.
1. attēls. Vienkāršākā loģiskā invertora shēma
Loģiskā invertora mikroshēmām var būt dažādi signāla izplatīšanās laiki, un tās var darboties ar dažāda veida slodzēm. Tos var izgatavot uz viena vai vairākiem tranzistoriem. Visizplatītākie loģiskie elementi ir izgatavoti, izmantojot TTL, ESL un CMOS tehnoloģijas. Bet neatkarīgi no loģiskā elementa ķēdes un tās parametriem tie visi veic vienu un to pašu funkciju.
Lai nodrošinātu, ka tranzistoru ieslēgšanas pazīmes neaizsedz izpildāmo funkciju, tika ieviesti speciāli loģisko elementu simboli - parastie grafiskie simboli. invertors ir parādīts 2. attēlā.
2. attēls. Loģiskā invertora grafiskais apzīmējums
Invertori ir gandrīz visās digitālo mikroshēmu sērijās. Sadzīves mikroshēmās invertorus apzīmē ar burtiem LN. Piemēram, 1533LN1 mikroshēmā ir 6 invertori. Ārvalstu mikroshēmas izmanto ciparu apzīmējumu, lai norādītu mikroshēmas veidu. Mikroshēmas, kurā ir invertori, piemērs ir 74ALS04. Mikroshēmas nosaukums norāda, ka tā ir saderīga ar TTL mikroshēmām (74), ir ražota, izmantojot uzlabotu mazjaudas Schottky tehnoloģiju (ALS) un satur invertorus (04).
Pašlaik biežāk tiek izmantotas virsmas montāžas mikroshēmas (SMD mikroshēmas), kas satur vienu loģisko elementu, jo īpaši invertoru. Piemērs ir mikroshēma SN74LVC1G04. Mikroshēmu ražo Texas Instruments (SN), ir saderīga ar TTL mikroshēmām (74), ir ražota, izmantojot zemsprieguma CMOS tehnoloģiju (LVC), satur tikai vienu loģisko elementu (1G), kas ir invertors (04).
Invertējošā loģikas elementa izpētei var izmantot plaši pieejamos radioelektroniskos elementus. Tādējādi parastos slēdžus vai pārslēgšanas slēdžus var izmantot kā ieejas signāla ģeneratoru. Lai izpētītu patiesības tabulu, jūs pat varat izmantot parasto vadu, kuru mēs pārmaiņus savienosim ar strāvas avotu un kopēju vadu. Kā loģisko zondi var izmantot zemsprieguma spuldzi vai LED, kas savienota virknē ar strāvu ierobežojošu. Invertora loģiskā elementa izpētes shematiska diagramma, kas realizēta, izmantojot šos vienkāršos radioelektroniskos elementus, ir parādīta 3. attēlā.
3. attēls. Loģiskā invertora izpētes diagramma
Diagramma digitālā loģikas elementa izpētei, kas parādīta 3. attēlā, ļauj vizuāli iegūt datus patiesības tabulai. Līdzīgu pētījumu veic invertora digitālā loģiskā elementa pilnīgākus raksturlielumus, piemēram, ieejas signāla aizkaves laiku, izejas signāla malu pieauguma un krituma ātrumu, var iegūt, izmantojot impulsu ģeneratoru un osciloskops (vēlams divu kanālu osciloskops).
Loģiskie vārti "UN"
Nākamais vienkāršākais loģiskais elements ir shēma, kas realizē loģiskās reizināšanas operāciju "UN":
F(x 1 , x 2) = x 1 ^ x 2kur simbols ^ un apzīmē loģiskās reizināšanas funkciju. Dažreiz viena un tā pati funkcija tiek uzrakstīta citā formā:
F(x 1 , x 2) = x 1 ^ x 2 = x 1 · x 2 = x 1 & x 2 .To pašu darbību var uzrakstīt, izmantojot patiesības tabulu, kas sniegta 2. tabulā. Iepriekš minētajā formulā ir izmantoti divi argumenti. Tāpēc loģiskajam elementam, kas veic šo funkciju, ir divas ieejas. Tas ir apzīmēts ar "2I". Loģiskajam elementam "2I" patiesības tabula sastāvēs no četrām rindām (2 2 = 4).
2. tabula. Loģiskā elementa "2I" patiesības tabula
| In1 | In2 | Ārā |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
Kā redzams no augstāk esošās patiesības tabulas, aktīvs signāls šī loģiskā elementa izejā parādās tikai tad, ja tāds ir gan X, gan Y ieejās. Tas nozīmē, ka šis loģiskais elements patiešām īsteno operāciju “UN”.
Vienkāršākais veids, kā saprast, kā darbojas 2I loģiskais elements, ir ar ķēdi, kas veidota uz idealizētiem elektroniski vadāmiem slēdžiem, kā parādīts 2. attēlā. Parādītajā shēmas shēmā strāva plūdīs tikai tad, kad abi slēdži ir aizvērti, un tāpēc tas būs vienotības līmenis. izejā parādīsies tikai ar divām vienībām pie ieejas.
4. attēls. Loģiskā elementa "2I" shematiskā diagramma
Ķēdes, kas veic loģisko funkciju “2I” nosacīts grafiskais attēlojums uz slēguma shēmām ir parādīts 3. attēlā, un turpmāk shēmas, kas veic funkciju “UN” tiks parādītas tieši šādā formā. Šis attēls nav atkarīgs no konkrētās ierīces shēmas, kas īsteno loģiskās reizināšanas funkciju.
5. attēls. Loģiskā elementa "2I" simboliskais grafiskais attēlojums
Trīs mainīgo lielumu loģiskās reizināšanas funkcija ir aprakstīta tādā pašā veidā:
F(x 1 ,x 2 ,x 3)=x 1 ^x 2 ^x 3Tās patiesības tabulā jau būs astoņas rindas (2 3 = 4). Trīs ieeju loģiskās reizināšanas shēmas "3I" patiesības tabula ir dota 3. tabulā, bet nosacītais grafiskais attēlojums ir 4. attēlā. Loģiskā elementa "3I" shēmā, kas veidota pēc parādītās shēmas principa. 2. attēlā jums būs jāpievieno trešā atslēga.
3. tabula. Ķēdes, kas veic loģisko funkciju "3I" patiesības tabula
| In1 | In2 | In3 | Ārā |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 |
Līdzīgu patiesības tabulu var iegūt, izmantojot 3I loģisko elementu izpētes shēmu, kas ir līdzīga loģiskā invertora izpētes shēmai, kas parādīta 3. attēlā.
6. attēls. Shēmas simboliskais grafiskais apzīmējums, kas veic loģisko funkciju "3I"
Loģiskais elements "OR"
Nākamais vienkāršākais loģiskais elements ir shēma, kas realizē loģiskās pievienošanas operāciju "OR":
F(x 1 , x 2) = x 1 Vx 2kur simbols V apzīmē loģiskās saskaitīšanas funkciju. Dažreiz viena un tā pati funkcija tiek uzrakstīta citā formā:
F(x 1 , x 2) = x 1 Vx 2 = x 1 + x 2 = x 1 |x 2 .To pašu darbību var uzrakstīt, izmantojot 4. tabulā doto patiesības tabulu. Iepriekš minētajā formulā ir izmantoti divi argumenti. Tāpēc loģiskajam elementam, kas veic šo funkciju, ir divas ieejas. Šāds elements ir apzīmēts ar "2OR". Elementam "2OR" patiesības tabula sastāvēs no četrām rindām (2 2 = 4).
4. tabula. Loģiskā elementa "2OR" patiesības tabula
| In1 | In2 | Ārā |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
Tāpat kā aplūkotajā gadījumā, mēs izmantosim atslēgas, lai ieviestu shēmu “2OR”. Šoreiz atslēgas savienosim paralēli. Shēma, kas realizē patiesības tabulu 4, ir parādīta 5. attēlā. Kā redzams no iepriekš minētās shēmas, loģiskais viens līmenis parādīsies tā izejā, tiklīdz tiks aizvērts kāds no taustiņiem, tas ir, ķēde īsteno patiesības tabulu. parādīts 4. tabulā.
7. attēls. 2OR loģiskā elementa shematiskā diagramma
Tā kā loģiskās summēšanas funkciju var realizēt ar dažādām ķēdes shēmām, slēguma shēmās šīs funkcijas apzīmēšanai tiek izmantots īpašs simbols “1”, kā parādīts 6. attēlā.
6. attēls. Loģiskā elementa, kas pilda funkciju “2OR” simboliskais grafiskais attēlojums
Pēdējā faila atjaunināšanas datums: 29.03.2018
Literatūra:
Ar rakstu "loģiskie elementi" lasiet:
Jebkuru loģisko shēmu bez atmiņas pilnībā apraksta patiesības tabula... Lai ieviestu patiesības tabulu, pietiek ņemt vērā tikai tās rindas...
http://site/digital/SintSxem.php
Dekoderi (dekoderi) ļauj pārveidot dažus bināro kodu veidus citos. Piemēram...
http://site/digital/DC.php
Diezgan bieži digitālo iekārtu izstrādātāji saskaras ar pretēju problēmu. Jums ir jāpārvērš oktālais vai decimālais lineārais kods uz...
http://site/digital/Coder.php
Multiplekseri ir ierīces, kas ļauj pieslēgt vairākas ieejas vienai izejai...
http://site/digital/MS.php
Demultiplekseri ir ierīces... Būtiska atšķirība no multipleksora ir...
http://site/digital/DMS.php
Loģiskā ķēde ir shematisks ierīces attēlojums, kas sastāv no slēdžiem un vadītājiem, kas tos savieno, kā arī ieejas un izejas, kurām tiek piegādāts un noņemts elektriskais signāls.
Katram slēdzim ir tikai divi stāvokļi: aizvērts un atvērts. Mēs saistām slēdzi X ar loģisko mainīgo x, kas iegūst vērtību 1 tad un tikai tad, ja slēdzis X ir aizvērts un ķēde vada strāvu; ja slēdzis ir atvērts, tad x ir nulle.
Tiek uzskatīts, ka divas ķēdes ir līdzvērtīgas, ja strāva iet caur vienu no tām tad un tikai tad, ja tā iet caur otru (ar to pašu ieejas signālu).
No divām līdzvērtīgām shēmām vienkāršāka ir tā ķēde, kuras vadītspējas funkcija satur mazāku loģisko darbību vai slēdžu skaitu.
Apsverot komutācijas shēmas, rodas divi galvenie uzdevumi: ķēdes sintēze un analīze.
SHĒMAS SINTĒZE atbilstoši dotajiem tās darbības nosacījumiem ir samazināta līdz šādiem trim posmiem:
1. vadītspējas funkcijas sastādīšana, izmantojot patiesības tabulu, kas atspoguļo šos nosacījumus;
2. šīs funkcijas vienkāršošana;
3. atbilstošas diagrammas izveidošana.
SHĒMAS ANALĪZE ir šāda:
1. tās vadītspējas funkcijas vērtību noteikšana visām iespējamām mainīgo kopām, kas iekļautas šajā funkcijā.
2. iegūstot vienkāršotu formulu.
Loģisko shēmu uzbūve
Parasti jebkuras ķēdes uzbūve un aprēķins tiek veikts, sākot no tās izejas. Pieņemsim, ka mums ir dota Būla izteiksme:
F = BA + B A + C B.
Pirmais posms: tiek veikta loģiskā saskaitīšana, loģiskā VAI darbība, par ievades mainīgajiem uzskatot funkcijas B A, B A un C B:
Otrais posms: elementa VAI ieejām tiek pieslēgti loģiski UN elementi, kuru ievades mainīgie jau ir A, B, C un to inversijas:
Trešais posms: lai iegūtu inversijas A un B, invertori tiek uzstādīti attiecīgajās ieejās:
B 1 B&
Šīs konstrukcijas pamatā ir šāda iezīme: tā kā loģisko funkciju vērtības var būt tikai nulles un vieninieki, jebkuras loģiskās funkcijas var attēlot kā argumentus citām sarežģītākām funkcijām. Tādējādi loģiskās ķēdes uzbūve tiek veikta no izejas līdz ieejai.
2.1 Pamatdefinīcijas
Elektroniskās shēmas, kas veidotas tikai uz loģikas, sauc par kombinētām. Izvade vai izejas ir atkarīgas tikai no mainīgo lielumu kombinācijas ieejās.
Atšķirībā no tām pašām shēmām, kas satur atmiņas elementus (piemēram, flip-flops), kurus sauc par secīgām. Secīgi, jo izvade(-as) ir atkarīgas ne tikai no mainīgo kombinācijas, bet arī no atmiņas elementu stāvokļa (uz tiem rakstīšanas secības).
Ir trīs galvenie loģisko elementu veidi: 1 Veiciet pievienošanas darbību (pievienotāju). Disjunkcija.
F = x1 + x2 |
||||||||
F = x1 + x 2 + ... + x n |
||||||||
2 Veiciet reizināšanas darbību. Savienojums.
F = x1 x 2 ... x n
F = x1 x2 |
|||||||
3. Veiciet noliegšanu.
F=x
Loģiskos elementus, kas īsteno šīs darbības, sauc par vienkāršākajiem, un tos, kas satur vairākas vienkāršākās, sauc par kombinētajiem.
Lielākā daļa saskaitīšanas un reizināšanas loģisko elementu tiek veikti ar noliegumu. To tipiskie raksturlielumi statiskā režīmā ir parādīti 2.1. attēlā.
U pom+ U pom−
2.1. attēls – Loģisko elementu ar noliegumu statiskie raksturlielumi
U pom + – traucējumi, kas izved loģisko elementu no stabila stāvokļa
M līdz aktīvā apgabala sākumam punktā A (sk. 2.1. attēlu).
U pom - ir traucējumi, kas noņem N no stabila stāvokļa punkta B aktīvā apgabala pakājē.
U ir aktīvais apgabals, darbības punkts šajā reģionā strauji pārvietojas,
Un Lielākajai daļai loģisko elementu ir noteikts laika ierobežojums darbības punktam šajā zonā. Iekšpusē, starp punktiem A un B, darbības punktu var iestatīt tikai radioamatieri.
Atkarībā no digitālajām vērtībām U pom +, U pom − izšķir trīs veidu loģiskās shēmas:
- zema trokšņa imunitāte (0,3÷0,4 voltu daļas);
- vidējā trokšņu noturība (0,4÷1 V);
- augsta trokšņa imunitāte (virs 1 V).
UZ ķēdēs ar augstu trokšņu noturību ietilpst diožu loģiskās shēmas (līdz vairākiem kV); mašīnas loģika (10÷15 V); komplementārā loģika CMOS (6÷8 V).
Atkarībā no veiktspējas ir četri veidi:
- Latentais laiks mazāks par 5 ns – īpaši ātrs;
- 5÷10 ns – ātrgaitas loģika;
- 10÷50 ns – mazs ātrums;
- vairāk nekā 50 ns – lēnas darbības loģiskās shēmas.
Svarīgs parametrs ir enerģijas patēriņš.
1 Mikrojaudas loģiskās shēmas svārstās no viena līdz desmitiem mikrovatu vienā iepakojumā. Parasti šis CMOS loģika (skatiet CMOS slēdžus) vai loģika ar iesmidzināšanas jaudu.
2 Loģika ar vidējo enerģijas patēriņu no viena līdz desmitiem mW uz iepakojumu. Parasti šis TTL loģika.
3 Loģika ar lielu enerģijas patēriņu (simtiem mW vienā iepakojumā).
Iepriekš bija tendence: jo lielāks patēriņš, jo lielāks ātrums, jo dažāda veida tranzistoru elementi visātrāk pārslēdzas aktīvajā reģionā (šajā zonā lielākais patēriņš).
Izcelt
– diožu loģiskās shēmas (vienkāršākās);
– tranzistors-tranzistors(TTL loģika);
– savienots ar emitētāju loģika (ESL) ir TTL veids, atšķirība ir emitera pieslēgumos, režīmā un negatīvajā barošanas padevē, tāpēc loģika tiek saukta arī par negatīvu atšķirībā no pozitīvās loģikas TTL (+2...5V). Lai tos savienotu un saskaņotu savā starpā, tiek izmantotas PU saskaņošanas shēmas (līmeņu pārveidotāji K500, PU124, PU125, K176 PU1, PU10).
– loģika ar iesmidzināšanas jaudu UN 2 L – TTL loģikas veids (I2 – integrēts ar iesmidzināšanas jaudu).
– CMOS loģika ir TTL veids, taču tas ir dažāda veida vadītspējas UT.
– OPTL - (optocoupler savienojumi, tranzistora loģika) nodrošina galvanisko izolāciju.
– PTS loģika, izmantojot Šotki lauka efekta tranzistorus.
– loģiskās matricas.
Saskaņā ar temperatūras rezervi viņi atšķir
– plaša pielietojuma mikroshēmas ar temperatūras diapazonu-10°С…+70°С
– mikroshēmas īpašiem lietojumiem-60°С… +125°С
Atšķiras arī ar ieeju skaitu un kravnesību
– ar nelielu skaitu ievades m līdz desmit
– ar lielu ievades skaitu - virs desmit
– ar zemu kravnesību n vienāda ar vienu.
Kravnesība attiecas uz līdzīgu loģisko ķēžu skaitu, kuras var pieslēgt tieši tādas pašas loģiskās shēmas izejai. Pasīvajām loģiskajām shēmām ir zema kravnesība.
– ar vidējo kravnesību no n līdz desmit
– ar lielu kravnesību n>10
2.2 Diožu loģiskās shēmas
Šīs ir visvienkāršākās shēmas, un tām ir visaugstākā trokšņu noturība. Ievadu skaits vidēji sasniedz desmit. Slodze parasti ir viens elements. Tas nozīmē, ka slodze ir tieši tāda pati LE. Zema kravnesība, jo šīs shēmas ir pasīvas, nav jaudas pastiprinātāju. Frekvenču diapazons ir zems (līdz 1 MHz), jo kombinētās paralēlās diodes ieejas ir līdzvērtīgas paralēlo kondensatoru apvienošanai, kas lādē un izlādējas. Tas prasa laiku un samazina veiktspēju.
2.2. attēlā parādīta diodes loģiskā pievienošanas ķēde.
Attēls 2.2 – Diodes loģiskā pievienošanas shēma
Ir divi iespējamie stāvokļi:
1 Ieejas ir savienotas ar zemi, izmantojot to pašu loģisko ķēžu atvērtās izejas. Šo nosacījumu dažreiz uzskata par līdzvērtīgu visu ieeju savienošanai ar zemi caur vadītājiem.
2 Lai atvērtu diodes, ir jāpieliek spriegums, kura līmenis ir vairākas reizes lielāks par diožu mirušo zonu.
5 V ir minimālais standarta spriegums, bet tas var būt 500 V un 5 kV, ja diodes ir augstsprieguma. Šajā gadījumā kravnesība var būt lielāka par vienību, bet ķēžu patēriņš kļūst liels.
Shēma darbojas šādi. Mēs pieņemam, ka ieejai X1 tiek piegādāts augsts sprieguma līmenis, ko sauc par vienu. Šim līmenim ir jānāk no tieši tādas pašas loģiskās ķēdes izejas vai kādā citā veidā, kas simulē tos pašus apstākļus. Bet tā kā viens tiek piegādāts tikai ieejai X1, tad atlikušajās ieejās X2...Xn jābūt nullēm. Tiem arī jābūt sakārtotiem pēc to pašu loģisko ķēžu izejām. Vienkāršākajā gadījumā tie var būt vadītāji (džemperi), kas savieno ieejas X2...Xn ar zemi. Līdz ar to diode VD1 būs atvērta, X1 augstais līmenis iet cauri VD1 uz izeju, pie kura arī tiek piešķirts šis augstais līmenis, no kura tiek atņemts sprieguma kritums pāri diodei. Tie. izvadei būs mazāks augstais līmenis, tomēr to sauc par tādu. Diodes VD2...VDn šobrīd būs slēgtas, jo ieejām X2...Xn ir zems līmenis, to barjerkapacitātes ir savienotas paralēli un uzkrāj lādiņu.
Ja tagad ievadei X2 piemērosiet augstu līmeni, tad atvērsies VD2, bet izejas F stāvoklis gandrīz nemainīsies, t.i. paliek augsts līmenis - viens. Tas pats notiks, ja viens tiks lietots visiem ievadiem vienlaicīgi. Tādējādi loģiskā pievienošanas darbība ir izpildīta.
Dualitātes princips šeit ir tāds, ka, ja zemos līmeņus pie ieejām un izejām sauc par vieniem, tad šī saskaitīšanas loģiskā ķēde veiks loģiskās reizināšanas darbību (skat. 2.2. attēlu).
LOĢISKIE ELEMENTI
Galvenā informācija.
Iepriekš tika atzīmēts, ka loģiskajām funkcijām un to argumentiem ir vērtība log.0 un log.1. Jāpatur prātā, ka ierīcēs log.0 un log.1 atbilst noteikta līmeņa (vai formas) spriegumam. Visbiežāk tiek izmantotas divas log.0 un log.1 fiziskās attēlošanas metodes: potenciāls un impulss.
Potenciālā formā (2.1. att., a un 2.1., b) tiek izmantots divu līmeņu spriegums, lai attēlotu log.0 un log.1: augstais līmenis atbilst log.1 ( līmeņa žurnāls.1) un zemais līmenis atbilst log.0 ( līmeņa žurnāls.0). Šo loģisko lielumu vērtību attēlošanas veidu sauc par pozitīvo loģiku. Salīdzinoši reti tiek izmantota tā sauktā negatīvā loģika, kurā log.1 ir iestatīts uz zema sprieguma līmeni, bet log.0 uz augstu. Turpmāk, ja nav norādīts citādi, mēs izmantosim tikai pozitīvo loģiku.
Ar impulsa formu log.1 atbilst impulsa klātbūtnei, un loģiskā 0 atbilst impulsa neesamībai (2.1. att., c).
Ņemiet vērā, ja potenciālā formā signālam atbilstošo informāciju (log.1 vai log.0) var noteikt gandrīz jebkurā brīdī, tad impulsa formā tiek konstatēta atbilstība starp sprieguma līmeni un loģiskās vērtības vērtību. noteiktos diskrētos laika momentos (tā sauktajos pulksteņa momentos), kas norādīti 2.1. attēlā, veselos skaitļos t = 0, 1, 2,...
Loģisko elementu vispārīgie apzīmējumi.
Loģiskie vārti, kuru pamatā ir UN, VAI, NAV uz diskrētiem komponentiem.
diodes elements VAI (montāža)
Diodes VAI vārtiem ir divas vai vairākas ieejas un viena izeja. Elements var darboties gan ar potenciālu, gan impulsu loģisko lielumu attēlojumu.
Attēlā 2.2.a attēlā parādīta diodes elementa diagramma darbam ar pozitīvas polaritātes potenciāliem un impulsiem. Izmantojot negatīvo loģiku un negatīvos potenciālus, vai negatīvas polaritātes impulsus, ir jāmaina diožu polaritāte, kā parādīts 2.2,b attēlā.
Apskatīsim ķēdes darbību attēlā. 2.2.a. Ja impulss (vai augsts potenciāls) iedarbojas tikai uz vienu ieeju, tad ar šo ieeju pieslēgtā diode atveras un impulss (vai augsts potenciāls) caur atvērto diodi tiek pārraidīts uz rezistoru R. Šajā gadījumā polaritātes spriegums kuras diodes ķēdēs veidojas uz rezistora R atlikušās ieejas ir pakļautas bloķēšanas spriegumam.
rīsi. 2.2.
Ja signāli, kas atbilst loģikai 1, tiek saņemti vienlaicīgi vairākās ieejās, tad, ja šo signālu līmeņi ir stingri vienādi, tiks atvērtas visas ar šīm ieejām pievienotās diodes.
Ja atvērtās diodes pretestība ir maza, salīdzinot ar rezistora R pretestību, izejas sprieguma līmenis būs tuvu ieejas signāla līmenim neatkarīgi no tā, cik ieejās vienlaikus ir aktīvs loģikas 1 signāls.
Ņemiet vērā, ka, ja ieejas signālu līmeņi atšķiras, tiek atvērta tikai tās ieejas diode, kuras signāla līmenis ir visaugstākais. Pāri rezistoram R tiek ģenerēts spriegums, kas ir tuvu augstākajam no spriegumiem, kas darbojas ieejās. Visas pārējās diodes aizveras, atvienojot avotus ar zemu signāla līmeni no izejas.
Tādējādi elementa izejā tiek ģenerēts signāls, kas atbilst loģikai 1, ja loģika 1 ir aktīva vismaz vienā no ieejām. Tāpēc elements īsteno disjunkcijas darbību (OR operāciju).
Apskatīsim faktorus, kas ietekmē izejas impulsa formu. Lai elementam ir n ieejas, un vienai no tām tiek piegādāts taisnstūra sprieguma impulss no avota ar izejas pretestību Rout. Ar šo ieeju pievienotā diode ir atvērta un ir zema pretestība. Atsevišķās diodes ir slēgtas, to p-n savienojumu kapacitātes C caur ieejām pievienoto avotu izejas pretestībām izrādās savienotas paralēli elementa izejai. Kopā ar slodzi un uzstādīšanas kapacitāti C n veidojas kāda ekvivalenta kapacitāte C eq = C d + (n-1) C d, kas savienota paralēli R (2.3. att., a).
Šobrīd ieejā tiek pievadīts impulss, kapacitātes Cec dēļ izejas spriegums nevar strauji palielināties; tas aug eksponenciāli ar laika konstanti
(kopš R out< R), стремясь к значению U вх R/(R + R вых).
rīsi. 2.3.
Brīdī, kad beidzas ieejas impulss, spriegums uz uzlādētā kondensatora C eq nevar strauji pazemināties; tas eksponenciāli samazinās ar laika konstanti (šajā laikā visas diodes ir aizvērtas); jo izejas impulsa nogriešanas ilgums ir garāks par tā priekšpuses ilgumu (2.3. att., b). Nākamā impulsa pielietošana elementa ieejai ir atļauta tikai pēc tam, kad atlikušais spriegums izejā no iepriekšējā impulsa darbības samazinās līdz noteiktai nelielai vērtībai. Tāpēc lēna izejas sprieguma krituma dēļ ir jāpalielina pulksteņa intervāls, un tāpēc tas izraisa veiktspējas samazināšanos.
diodes elements UN (atbilstošā ķēde)
UN vārtiem ir viena izeja un divas vai vairākas ieejas. UN diodes elements var strādāt ar informāciju, kas tiek parādīta gan potenciālā, gan impulsa formā.
2.4.a attēlā parādīta ķēde, ko izmanto pozitīvajiem ieejas spriegumiem. Lietojot negatīvo loģisko un negatīvo ieejas spriegumu vai negatīvas polaritātes impulsus, nepieciešams mainīt barošanas sprieguma polaritāti un diožu polaritāti (2.4.b att.).
rīsi. 2.4.
Lai vienai no ķēdes ieejām 2.4a attēlā ir log.0 līmenim atbilstošs zemsprieguma līmenis. Strāva tiks slēgta ķēdē no avota E caur rezistoru R, atvērtu diodi un zema ieejas sprieguma avotu. Tā kā atvērtas diodes pretestība ir zema, zems potenciāls no ieejas tiks pārraidīts caur atvērto diodi uz izeju. Diodes, kas savienotas ar atlikušajām ieejām, kuras ir pakļautas augsta sprieguma līmenim, izrādās aizvērtas. Spriegumu, kas iedarbojas uz diodi, var noteikt, summējot spriegumus, apejot diodes ārējo ķēdi no tās anoda uz katodu. Izmantojot šo apvedceļu, spriegums uz diodes ir vienāds ar U d = U out - U in. Tādējādi diožu anodiem pievadītais izejas spriegums tiem ir pozitīvs, tiecoties atvērt diodes; katodam pievienotais ieejas spriegums ir negatīvs, un tam ir tendence aizvērt diodi. Un ja tu izej ārā< u вх, то U д отрицательно и диод закрыт. Именно поэтому, когда на выходе элемента низкий потенциал (уровень лог.0), а на входе высокий потенциал (уровень лог.1), подключенный к этому входу диод оказывается закрытым.
Tātad, ja vismaz vienai no ieejām ir zema līmeņa spriegums (log.0), tad elementa izejā tiek ģenerēts zema līmeņa spriegums (log.0).
Ļaujiet augsta līmeņa spriegumiem darboties visās ieejās (log.1). Tie var nedaudz atšķirties pēc nozīmes. Šajā gadījumā diode, kas ir pievienota ieejai ar zemāku spriegumu, būs atvērta. Šis spriegums tiks pārsūtīts caur diodi uz izeju. Atlikušās diodes būs praktiski slēgtas. Izejas spriegums tiks iestatīts augstā līmenī (log.1).
Līdz ar to elementa izejā tiek iestatīts loģiskā 1. līmeņa spriegums tad un tikai tad, ja visās ieejās darbojas loģiskā 1. līmeņa spriegums. Tādējādi mēs pārliecināmies, ka elements veic loģisko UN darbību.
Apskatīsim izejas impulsa formu (2.5. att.).
Pieņemsim, ka izejai ir pievienots kāds līdzvērtīgs kapacitatīvs elements C eq, kura kapacitātē ietilpst slodzes, uzstādīšanas un slēgto diožu kapacitātes. Šobrīd visām ieejām vienlaicīgi tiek pielietots sprieguma impulss, spriegums pie C eq (elementa izejā) nevar strauji palielināties. Visas diodes sākotnēji izrādās aizvērtas ar ieejas spriegumiem, kas diodēm ir negatīvi. Tāpēc ieejas signāla avoti tiks atvienoti no C eq. Kondensators C eq tiek uzlādēts no avota E caur rezistoru R. Spriegums kondensatorā (un līdz ar to arī elementa izejā) pieaug eksponenciāli ar laika konstanti (2.5.b att.). Brīdī, kad uout pārsniegs minimālo ieejas spriegumu, atvērsies atbilstošā diode un uin augšana apstāsies. Strāva no avota E, kas iepriekš aizvērta caur C eq, tiek pārslēgta uz atvērto diodes ķēdi.
rīsi. 2.5.
Tajā brīdī, kad beidzas ieejas impulsi, visas diodes atveras ar pozitīvu spriegumu uout tiem. Salīdzinoši ātra C eq izlāde notiek caur atvērtām diodēm un zemām ieejas signāla avotu izejas pretestībām. Izejas spriegums samazinās eksponenciāli ar nelielu laika konstanti.
Salīdzinot diodes elementu VAI un UN izejas impulsu formas, redzams, ka elementā VAI impulsa nogrieznis ir vairāk pagarināts, bet elementā UN tā priekšpuse ir paplašināta.
tranzistora elements NAV (invertors)
rīsi. 2.6.
Darbību nevar īstenot ar galveno elementu, kas parādīts attēlā. 2.6,a. Jāpatur prātā, ka šis elements veic NOT darbību tikai loģisko vērtību potenciālajai reprezentācijas formai. Kad ieejas signāla līmenis ir zems, kas atbilst log.0, tranzistors tiek aizvērts, un tā izejā tiek iestatīts augsta līmeņa spriegums E (log1). Un otrādi, pie augsta ieejas sprieguma līmeņa (log.1 līmenis) tranzistors ir piesātināts, un tā izejā tiek iestatīts spriegums tuvu nullei (log.0 līmenis). Ieejas un izejas spriegumu grafiki ir parādīti attēlā. 2.6, b.
UN-NOT bāzes integrālie loģiskie elementi un to parametri.
Integrālie loģiskie elementi tiek izmantoti loģisko lielumu attēlošanas potenciālajā formā.
Integrēta elementa AND-NOT tipa DTL diagramma ir parādīta attēlā. 2.7. Elementu var sadalīt divās funkcionālās daļās, kas savienotas virknē. Ieejas lielumi tiek piegādāti daļai, kas ir diode UN vārti.Otrā elementa daļa, kas izgatavota uz tranzistora, ir invertors (veic darbību NOT). Tādējādi elements secīgi veic loģiskās darbības UN un NOT, un līdz ar to kopumā tas realizē loģisko darbību UN-NOT.
Ja visās elementa ieejās darbojas augsta līmeņa spriegums (log.1), tad ķēdes pirmās daļas izejā (punktā A) tiek ģenerēts augsta līmeņa spriegums. Šis spriegums caur VD diodēm tiek pārsūtīts uz tranzistora ieeju, kas atrodas piesātinājuma režīmā; elementa izejā spriegums ir zems (log 0).
rīsi. 2.7.
Ja vismaz vienai no ieejām ir zema līmeņa spriegums (log.0), tad punktā A veidojas zemspriegums (tuvs nullei), tranzistors ir aizvērts un augsta līmeņa spriegums (log.1). ) atrodas elementa izvadē. Diodes elementa UN darbība integrētajā versijā atšķiras no tā paša elementa darbības, kas tika apspriesta iepriekš, uz diskrētiem komponentiem ar to, ka, ja loģika 1 tiek vienlaikus piemērota visām ieejām, visas diodes izrādās aizvērtas. Sakarā ar to strāvas patēriņš no avota, kas nodrošina ieejas spriegumu uz log.1, tiek samazināts līdz ļoti mazai vērtībai.
Sīkāk apskatīsim elementa invertora daļas darbību. Pirmkārt, atzīmēsim dažas integrālo shēmu tranzistoru iezīmes. Mikroshēmās tiek izmantoti n-p-n tipa silīcija tranzistori (šajā gadījumā kolektora barošanas spriegumam ir pozitīva polaritāte un tranzistors atveras, kad starp bāzi un emitētāju ir pozitīvs spriegums). Attēlā 2.8. attēlā parādīta tipiska kolektora strāvas atkarība no sprieguma starp bāzi un emitētāju aktīvajā režīmā. Šī raksturlieluma īpatnība ir tāda, ka praktiski tranzistors sāk atvērties pie salīdzinoši augstām bāzes sprieguma vērtībām (parasti pārsniedzot 0,6 V). Šī funkcija ļauj iztikt bez bāzes nobīdes avotiem, jo pat pie pozitīva sprieguma pie volta desmitdaļām tranzistors izrādās praktiski aizvērts. Visbeidzot, vēl viena mikroshēmas tranzistora iezīme ir tāda, ka spriegums starp kolektoru un emitētāju piesātinājuma režīmā ir salīdzinoši augsts (tas var būt 0,4 V vai lielāks).
rīsi. 2.8.
Ļaujiet, lai signāli uz loģiskā elementa ieejām tiktu piegādāti no līdzīgu elementu izejām. Ņemsim log.1 spriegumu, kas vienāds ar 2,6 V, log.0 spriegumu, kas vienāds ar 0,6 V, spriegumu uz atvērtajām diodēm un piesātinātā tranzistora bāzes emitētāja spriegumu, kas vienāds ar 0,8 V.
Kad visām ieejām tiek pielikts spriegums 2,6 V (log 1 līmenis) (sk. 2.7. att.), diodes pie ieejām aizveras, strāva no avota E 1 caur rezistoru R 1, diodes VD nonāk bāzē. no tranzistora, iestatot tranzistoru piesātinājuma režīmā. Elementa izejā tiek ģenerēts zema līmeņa spriegums 0,6 V (log līmenis 0). Spriegums U A ir vienāds ar spriegumu uz diodēm VD un sprieguma U BE summu: 3 0,8 = 2,4 V. Tādējādi ieejas diodes atrodas zem 0,2 V apgrieztā sprieguma.
Ja vismaz viena no ieejām tiek apgādāta ar zema līmeņa spriegumu 0,6 V (logoloģiskais līmenis 0), tad strāva no avota E 1 tiek aizvērta caur rezistoru R 1, atvērtu ieejas diodi un ieejas signāla avotu. Šajā gadījumā U A = 0,8 + 0,6 = 1,4 V. Pie šāda sprieguma tranzistors izslēdzas VD diožu (šīs diodes tiek sauktas) nobīdes dēļ. nobīdes diodes). Strāva no avota E 1, kas plūst caur rezistoru R 1, diodēm VD un rezistoru R 2, rada sprieguma kritumu uz nobīdes diodēm tuvu U A. Spriegums U BE ir pozitīvs, bet ievērojami mazāks par 0,6 V, un tranzistors ir aizvērts.
UN-NOT diodes-tranzistora loģikas (DTL) elements
2.9. attēlā redzamā elementa pamata shēma, tāpat kā iepriekš aplūkotā DTL elementa ķēde, sastāv no divām virknē savienotām funkcionālām daļām: ķēdes, kas veic darbību UN, un invertora ķēdes. TTL elementa UN shēmas konstrukcijas īpatnība ir tā, ka tajā tiek izmantots viens vairāku emiteru tranzistors MT, aizstājot DTL ķēdes ieejas diožu grupu. MT emitētāja savienojumi darbojas kā ieejas diodes, bet kolektora savienojums darbojas kā nobīdes diode elementu ķēdes invertējošās daļas tranzistora bāzes ķēdē.
Aplūkojot MT darbības principu, to var iedomāties kā atsevišķu tranzistoru sastāvu ar kombinētām bāzēm un kolektoriem, kā parādīts 2.9. att., b.
rīsi. 2.9
Visām elementa ieejām tiek piemērots loģiskā 1. līmeņa spriegums (3,2 V). Iespējamais potenciālu sadalījums atsevišķos ķēdes punktos parādīts 2.10.a attēlā. Emiteru krustojumi MT izrādās reversi nobīdīti (emitera potenciāli ir lielāki par bāzes potenciāliem), kolektora krustojums MT, gluži pretēji, ir nobīdīts uz priekšu (kolektora potenciāls ir zemāks par bāzes potenciālu). Tādējādi MT var attēlot ar tranzistori, kas darbojas aktīvajā režīmā ar apgrieztu komutāciju (šādā komutācijā emitētājs un kolektors maina lomas). Vairāku emiteru tranzistors ir konstruēts tā, ka tā pastiprinājums apgrieztā savienojumā ir daudz mazāks par vienotību. Tāpēc emitētāji izvēlas nelielu strāvu no ieejas signāla avotiem (atšķirībā no DTL elementiem, kur šī strāva caur slēgtām ieejas diodēm ir praktiski nulle). Bāzes strāva MT ieplūst caur kolektora savienojumu tranzistora VT pamatnē, saglabājot pēdējo piesātinājuma režīmā. Izejas spriegums ir iestatīts uz zemu līmeni (log.0).
rīsi. 2.10.
Apskatīsim citu ķēdes stāvokli. Lai vismaz vienai no ieejām sprieguma līmenis ir log.0. Iegūtais potenciālu sadalījums parādīts 2.10b. attēlā. MT bāzes potenciāls ir lielāks nekā emitētāja un kolektora potenciāls. Līdz ar to abi krustojumi, emitētājs un kolektors, ir novirzīti uz priekšu, un MT ir piesātinājuma režīmā. Visa MT bāzes strāva tiek aizvērta caur emitera savienojumiem. Spriegums starp emitētāju un kolektoru ir tuvu nullei, un zemsprieguma līmenis, kas iedarbojas uz emitētāju, tiek pārraidīts caur MT uz tranzistora VT pamatni. Tranzistors VT ir aizvērts, izejas sprieguma līmenis ir augsts (log 1. līmenis). Šajā gadījumā gandrīz visa MT bāzes strāva tiek aizvērta caur MT uz priekšu novirzīto emitera savienojumu.
Integrēto loģisko elementu pamatparametri
Apskatīsim galvenos parametrus un veidus, kā tos uzlabot.
Ievades apvienošanas koeficients nosaka elementu ievades skaitu, kas paredzētas loģisko mainīgo piegādei. Elementam ar lielu ievades kombinēšanas koeficientu ir plašākas loģiskās iespējas.
Kravnesība (vai izejas fanout koeficients) nosaka līdzīgu elementu ieeju skaitu, kuras var savienot ar dotā elementa izeju. Jo lielāka elementu kravnesība, jo mazāks elementu skaits var būt nepieciešams, veidojot digitālo ierīci.
Lai palielinātu kravnesību DTL un TTL, tiek izmantota sarežģīta invertējošās daļas shēma. Elementa diagramma ar vienu no kompleksā invertora variantiem parādīta 2.11.att.
rīsi. 2.11
Attēlā 2.11a ir parādīts iespējotais elementu režīms. Ja visām ieejām ir loģiskā līmeņa spriegums 1, visa strāva, kas plūst caur rezistoru R1, tiek piegādāta tranzistora VT2 pamatnei. Atveras tranzistors VT2 un pāriet piesātinājuma režīmā. Tranzistora VT2 emitētāja strāva ieplūst tranzistora VT5 pamatnē, turot šo tranzistoru atvērtu. Tranzistori VT3 un VT4 ir aizvērti, jo katra no tiem emitera krustojumā tiek pielikts 0,3 V spriegums, kas nav pietiekams, lai atvērtu tranzistorus.
Attēlā 2.11b parāda izslēgtā elementa režīmu. Ja vismaz vienai no ieejām sprieguma līmenis ir log.0, tad rezistora R1 strāva tiek pilnībā pārslēgta uz ieejas ķēdi. Tranzistori VT2 un VT5 aizveras, izejas spriegums ir log.1 līmenī. Tranzistori VT3, VT4 darbojas divos virknē pieslēgtos emitenta sekotājus, kuru ieeja tiek piegādāta ar strāvu caur rezistoru R2, un pārejas VT4 emitētāja strāva darbina slodzi.
Kad elements ar vienkāršu invertoru ir izslēgts, strāva tiek piegādāta slodzei no barošanas avota caur kolektora rezistoru Rк ar augstu pretestību (sk. 2.11.b att.). Šis rezistors ierobežo maksimālo strāvas vērtību slodzē (palielinoties slodzes strāvai, palielinās sprieguma kritums uz Rk, izejas spriegums samazinās). Elementā ar sarežģītu invertoru tranzistora VT4 emitētāja strāva, kas darbojas emitera sekotāja ķēdē, tiek piegādāta slodzei. Tā kā emitētāja sekotāja izejas pretestība ir maza, izejas spriegums ir mazāk atkarīgs no slodzes strāvas un ir pieļaujamas lielas slodzes strāvas vērtības.
Performanceloģiskie elementi ir viens no svarīgākajiem loģisko elementu parametriem, to novērtē pēc signāla izplatīšanās aizkaves no elementa ieejas līdz izejai.
Attēlā 2.12 parādīta loģiskā elementa (invertora) ieejas un izejas signālu forma: t 1,0 3 - aizkaves laiks elementa izejas pārslēgšanai no stāvokļa 1 uz stāvokli 0; t 0,1 3 - pārslēgšanās aizkave no stāvokļa 0 uz stāvokli 1. Kā redzams attēlā, aizkaves laiks tiek mērīts līmenī, kas vidēji aprēķināts starp log.0 un log.1 līmeni. Vidējā signāla izplatīšanās aizture t з av = 0,5 (t 0,1 3 + t 1,0 3).Šo parametru izmanto, lai aprēķinātu signālu izplatīšanās aizkavi sarežģītās loģiskās shēmās.
rīsi. 2.12
Apskatīsim loģiskā elementa veiktspēju ietekmējošos faktorus un veiktspējas paaugstināšanas metodes.
Lai palielinātu tranzistoru pārslēgšanas ātrumu elementā, nepieciešams izmantot augstākas frekvences tranzistorus un pārslēgt tranzistorus ar lielām vadības strāvām bāzes ķēdē; ievērojams aiztures laika samazinājums tiek panākts, izmantojot piesātinātu tranzistoru darbības režīmu (šajā gadījumā tiek izslēgts laiks, kas nepieciešams mazākuma nesēju rezorbcijai bāzē, kad tranzistori ir izslēgti).
rīsi. 2.13
Šo procesu var paātrināt, izmantojot šādas metodes:
· R samazināšanās (un līdz ar to arī laika konstantes samazināšanās); tomēr tajā pašā laikā palielinās no strāvas avota patērētā strāva un jauda;
· nelielu sprieguma kritumu izmantošana elementā;
· emitētāja sekotāja elementa izmantošana izejā, kas samazina slodzes kapacitātes ietekmi.
Tālāk, aprakstot emitētāja-savienotās loģikas loģiskos elementus, ir parādīta šo metožu izmantošana elementu ātruma palielināšanai.
rīsi. 2.13
Trokšņa imunitāte nosaka pēc maksimālās traucējumu vērtības, kas neizraisa traucējumus elementa darbībā.
Lai kvantitatīvi novērtētu trokšņa imunitāti, izmantosim t.s pārneses īpašība loģiskais elements (invertors). 2.14. attēlā parādīta šī raksturlieluma tipiska forma.
rīsi. 2.14
Pārvades raksturlielums ir izejas sprieguma atkarība no ieejas. Lai to iegūtu, nepieciešams savienot visas loģiskā elementa ieejas un, mainot izejas spriegumu, atzīmēt atbilstošās izejas sprieguma vērtības.
Palielinoties ieejas spriegumam no nulles līdz sliekšņa līmenim log.0 U 0 p izejas spriegums samazinās no līmeņa log.1 U 1 min. Turpmāka ievades palielināšana izraisa strauju izlaides samazināšanos. Pie lielām ieejas sprieguma vērtībām, kas pārsniedz sliekšņa līmeni log.1 U 0 max. Tādējādi elementa normālas darbības laikā statiskā (stacionārā) režīmā ieejas spriegumi U 0 p ir nepieņemami.< u вх
Par pieņemamu troksni tiek uzskatīts tāds troksnis, kas, uzliekot ieejas spriegumu, nenovedīs to uz nepieņemamo vērtību apgabalu U 0 p< u вх
Ar emitētāju savienoti loģikas vārti
Attēlā parādīta tipiska ar emitētāju savienotas loģikas integrētā elementa shēma. 2.15.
rīsi. 2.15.
Tranzistori VT 0, VT 1, VT 2, VT 3 darbojas strāvas slēdža ķēdē, tranzistori VT 4, VT 5 - izejas emitera sekotājos. Diagramma parāda potenciālās vērtības dažādos punktos, kad ieejai tiek piemērots sprieguma līmenis log.1; Vienu un to pašu punktu potenciālu vērtības ir liktas iekavās gadījumam, ja uz visām elementa ieejām tiek piemērots sprieguma līmenis log.0. Šo potenciālu vērtības atbilst šādiem līmeņiem:
· barošanas spriegums Ek = 5 V;
· loģikas līmenis 1 U 1 = 4,3 V;
· loģikas līmenis 1 U 0 = 3,5 V;
· spriegums starp atvērtā tranzistora U bāzi un emitētāju ir = 0,7 V.
Apskatīsim integrētā loģiskā elementa ESL darbības principu (skat. 2.15. att.).
Ļaujiet In 1 pielikt spriegumu U 1 = 4,3 V. Tranzistors VT 1 ir atvērts; šī tranzistora emitētāja strāva rada sprieguma kritumu uz rezistora R U a = U 1 -U be = 4,3 - 0,7 = 3,6 V; kolektora strāva rada spriegumu U Rк1 = 0,8 V uz rezistora Rk1; spriegums tranzistora kolektorā U b = E k - U Rk1 = 5 - 0,8 = 4,2 V.
Spriegums starp tranzistora VT 0 U bāzi un emitētāju ir VT0 = U - U a = 3,9 - 3,6 = 0,3 V; ar šo spriegumu nepietiek, lai atvērtu tranzistoru VT 0. Tādējādi jebkura tranzistora VT 1, VT 2, VT 3 atvērtais stāvoklis noved pie tranzistora VT 0 slēgtā stāvokļa. Strāva caur rezistoru R k2 ir ļoti maza (plūst tikai tranzistora VT 5 bāzes strāva) un spriegums pie kolektora VT 0.
Apskatīsim citu loģiskā elementa stāvokli. Lai visās ieejās darbojas spriegums log.0 U 0 = 3,5 V. Šajā gadījumā tranzistors VT 0 izrādās atvērts (no visiem tranzistoriem, kuru emitteri ir apvienoti, tiek atvērts tas, kuram ir lielāks spriegums); U a = U - U be = 3,9 - 0,7 = 3,2 V; spriegums starp tranzistoru VT 1, VT 2, VT 3 bāzi un emitētāju ir vienāds ar U be VT1...VT0 = U 0 - U a = 3,5 - 0,7 = 0,3 V un šie tranzistori ir slēgti; U b = 5 V; U in = 4,2 V.
Spriegumi no punktiem b un c tiek pārraidīti uz elementa izejām caur emitera atkārtotājiem; šajā gadījumā sprieguma līmenis samazinās par vērtību U be = 0,7 V. Pievērsīsim uzmanību svarīgajam faktam, ka spriegumi izejās ir vienādi ar U 1 (4,3 V) vai U 0 (3,5 V).
Noskaidrosim, kāda loģiskā funkcija veidojas elementa izejās.
Punktā pie un pie Out 2 tiek ģenerēts zema līmeņa spriegums, kad tranzistors VT 0 ir atvērts, t.i. gadījumā, ja x 1 = 0, x 2 = 0, x 3 = 0. Jebkurai citai ieejas mainīgo vērtību kombinācijai tranzistors VT 0 tiek aizvērts un izejā Out 2 tiek ģenerēts augsta līmeņa spriegums. No tā izriet, ka pie Out 2 veidojas mainīgo x 1 Vx 1 Vx 1 disjunkcija. Funkcija VAI-NOT tiek veidota pie Out 1.
Tāpēc loģiskie vārti veic NOR un VAI darbības.
ESL mikroshēmās punkts g ir kopīgs, un punkts d ir savienots ar strāvas avotu ar spriegumu -5 V. Šajā gadījumā visu ķēdes punktu potenciāli tiek samazināti līdz 5 V.
Aplūkojamais loģiskais elements pieder pie ātrākās darbības elementu klases (īss signāla izplatīšanās aizkaves laiks) tiek nodrošināts ar šādiem faktoriem: atvērtie tranzistori atrodas aktīvā režīmā (nevis piesātinājuma režīmā); emitenta sekotāju izmantošana izejās paātrina izejām pievienoto kondensatoru uzlādes procesu; tranzistori ir savienoti saskaņā ar kopēju bāzes komutācijas ķēdi, kas uzlabo tranzistoru frekvences īpašības un paātrina to pārslēgšanas procesu; Loģisko līmeņu atšķirība U 1 -U 0 = 0,8 V tika izvēlēta kā maza (tomēr tas rada relatīvi zemu elementa trokšņu noturību).
Loģiskie elementi, kuru pamatā ir MOS tranzistori
rīsi. 2.16
Attēlā 2.16. attēlā parādīta loģiskā elementa diagramma ar n tipa inducētu kanālu (tā sauktā n MIS tehnoloģija). Galvenie tranzistori VT 1 un VT 2 ir savienoti virknē, tranzistors VT 3 darbojas kā slodze. Gadījumā, ja uz abām elementa ieejām tiek pielikts augsts spriegums U 1 (x 1 = 1, x 2 = 1), abi tranzistori VT 1 un VT 2 ir atvērti un izejā ir iestatīts zemspriegums U 0. Visos citos gadījumos vismaz viens no tranzistoriem VT 1 vai VT 2 ir aizvērts un izejā ir iestatīts spriegums U 1. Tādējādi elements veic loģisko UN-NOT funkciju.
rīsi. 2.17
Attēlā 2.17. attēlā parādīta elementa VAI-NOT diagramma. Zemspriegums U 0 tiek iestatīts tā izejā, ja vismaz vienai no ieejām ir augsts spriegums U 1, atverot vienu no galvenajiem tranzistoriem VT 1 un VT 2.
rīsi. 2.18
Attēlā parādīts. 2.18 diagramma ir KMDP tehnoloģijas elementa NOR-NOT diagramma. Tajā galvenie ir tranzistori VT 1 un VT 2, tranzistori VT 3 un VT 4 ir slodzes. Ļaujiet augstajam spriegumam U 1. Šajā gadījumā tranzistors VT 2 ir atvērts, tranzistors VT 4 ir aizvērts un, neatkarīgi no sprieguma līmeņa pie otras ieejas un atlikušo tranzistoru stāvokļa, izejā ir iestatīts zemspriegums U 0. Elements realizē loģisko OR-NOT operāciju.
CMPD ķēdei raksturīgs ļoti zems strāvas patēriņš (un līdz ar to jauda) no barošanas avotiem.
Integrālās injekcijas loģikas loģiskie elementi
rīsi. 2.19
Attēlā 2.19. attēlā parādīta integrālās injekcijas loģikas loģiskā elementa topoloģija (I 2 L). Šādas struktūras izveidošanai nepieciešamas divas difūzijas fāzes silīcijā ar n-veida vadītspēju: pirmās fāzes laikā veidojas apgabali p 1 un p 2, bet otrās fāzes laikā apgabali n 2.
Elementam ir struktūra p 1 -n 1 -p 2 -n 1 . Ir ērti uzskatīt šādu četrslāņu struktūru, iedomājoties to kā divu parasto trīsslāņu tranzistoru struktūru savienojumu:
lpp 1 - n 1 - lpp 2 n 1 - lpp 2 - n 1
Šim attēlojumam atbilstošā diagramma ir parādīta 2.20. att., a. Apskatīsim elementa darbību saskaņā ar šo shēmu.
rīsi. 2.20
Tranzistors VT 2 ar n 1 tipa struktūru -p 2 -n 1 pilda invertora funkcijas ar vairākām izejām (katrs kolektors veido atsevišķu elementa izeju pēc atvērtas kolektora ķēdes).
Tranzistors VT 2, saukts inžektors, ir tāda struktūra kā p 1 -n 1 -p 2 . Tā kā šo tranzistoru laukums n 1 ir kopīgs, tranzistora VT 2 emitētājs ir jāpievieno tranzistora VT 1 pamatnei; kopējās zonas p 2 klātbūtne noved pie nepieciešamības savienot tranzistora VT 2 bāzi ar tranzistora VT 1 kolektoru. Tādējādi tiek izveidots savienojums starp tranzistoriem VT 1 un VT 2, kas parādīts 2.20.a attēlā.
Tā kā tranzistora VT 1 emitētājam ir pozitīvs potenciāls un bāzei ir nulles potenciāls, emitera pāreja ir nobīdīta uz priekšu un tranzistors ir atvērts.
Šī tranzistora kolektora strāvu var aizvērt vai nu caur tranzistoru VT 3 (iepriekšējā elementa invertoru), vai caur tranzistora VT 2 emitera savienojumu.
Ja iepriekšējais loģiskais elements ir atvērtā stāvoklī (atvērts tranzistors VT 3), tad šī elementa ieejā ir zems sprieguma līmenis, kas, darbojoties uz VT 2 bāzes, šo tranzistoru notur slēgtā stāvoklī. Inžektora strāva VT 1 tiek aizvērta caur tranzistoru VT 3. Kad iepriekšējais loģiskais elements ir aizvērts (tranzistors VT 3 ir aizvērts), inžektora VT 1 kolektora strāva ieplūst tranzistora VT 2 pamatnē, un šis tranzistors ir. iestatīts atvērtā stāvoklī.
Tādējādi, kad VT 3 ir aizvērts, tranzistors VT 2 ir atvērts un, gluži pretēji, kad VT 3 ir atvērts, tranzistors VT 2 ir aizvērts. Elementa atvērtais stāvoklis atbilst log.0 stāvoklim, bet slēgtais stāvoklis atbilst log.1 stāvoklim.
Inžektors ir līdzstrāvas avots (kas var būt kopīgs elementu grupai). Bieži vien viņi izmanto parasto elementa grafisko apzīmējumu, kas parādīts attēlā. 2.21., dz.
Attēlā 2.21.a attēlā parādīta shēma, kas realizē operāciju VAI-NOT. Elementu kolektoru pieslēgšana atbilst darbībai t.s uzstādīšana I. Patiešām, pietiek ar to, ka vismaz viens no elementiem ir atvērtā stāvoklī (log.0 stāvoklī), tad nākamā elementa inžektora strāva tiks aizvērta caur atvērto invertoru un tiks noteikts zems log.0 līmenis plkst. elementu kombinētā izvade. Līdz ar to šajā izvadā tiek veidota vērtība, kas atbilst loģiskajai izteiksmei x 1 · x 2. Pielietojot tam de Morgana transformāciju, tiek iegūta izteiksme x 1 · x 2 = . Tāpēc šis elementu savienojums patiešām realizē operāciju VAI-NOT.
rīsi. 2.21
Loģiskiem elementiem UN 2 L ir šādas priekšrocības:
· nodrošināt augstu integrācijas pakāpi; I 2 L ķēžu ražošanā tiek izmantoti tie paši tehnoloģiskie procesi kā integrālo shēmu ražošanā uz bipolāriem tranzistoriem, taču tehnoloģisko operāciju un nepieciešamo fotomasku skaits ir mazāks;
· tiek izmantots samazināts spriegums (apmēram 1 V);
· nodrošināt iespēju apmainīties ar jaudu plašā veiktspējas diapazonā (elektroenerģijas patēriņu var mainīt par vairākām kārtām, kas attiecīgi novedīs pie veiktspējas izmaiņām);
· labi saskan ar TTL elementiem.
Attēlā 2.21.b attēlā parādīta diagramma par pāreju no I 2 L elementiem uz TTL elementu.
- Ievades agregācijas koeficients K apm- ievadu skaits, ar kurām tiek realizēta loģiskā funkcija.
- Izejas fanout koeficients K reizes parāda, cik vienas sērijas ierīču loģisko ieeju var vienlaicīgi pieslēgt noteiktā loģiskā elementa izejai.
- Performance raksturo signāla izplatīšanās aizkaves laiks caur LE un tiek noteikts no ieejas un izejas signālu grafikiem atkarībā no laika (10. attēls). Kad LE ir ieslēgts, signāla izplatīšanās aizkaves laiks atšķiras t 1,0 z.r., signāla aizkaves laiks, kad tas ir izslēgts t 0,1 z.r. un vidējais izplatīšanās aizkaves laiks t 1,0 z.r. wed.
10. attēls Lai noteiktu LE signāla izplatīšanās aizkaves laiku
Vidējais signāla izplatīšanās aizkaves laiks ir laika intervāls, kas vienāds ar pusi no signāla izplatīšanās aiztures laiku summas, kad loģiskais elements tiek ieslēgts un izslēgts:
t veselība tr= (t 1,0 z.r.+ t 0,1 z.r.)/2
- Augsts U spriegums 1 un zems U 0 līmeņi(ievade U 1 ievade un nedēļas nogalēs U 0 ārā) un to pieļaujamo nestabilitāti. Zem U 1 un U 0 saprot nominālā sprieguma vērtības “Log.1” un “Log.0”; nestabilitāti izsaka relatīvās vienībās vai procentos.
- Augsts sliekšņa spriegums U 1 poras un zems U 0 poru līmeņi. Sliekšņa spriegums tiek saprasts kā mazākais ( U 1 kopš tā laika) vai lielākais ( U 0 kopš tā laika) atbilstošo līmeņu vērtība, kurā sākas loģiskā elementa pāreja uz citu stāvokli. Šos parametrus nosaka, ņemot vērā atbilstošās sērijas parametru izplatību darba temperatūras diapazonā; uzziņu grāmatās bieži ir norādīta viena vidējā vērtība U POR.
- Ieejas strāvas I 0 iekšā, es 1 ievade attiecīgi pie zema un augsta līmeņa ieejas sprieguma.
- Trokšņa imunitāte. Statiskā trokšņa imunitāte tiek novērtēta, pamatojoties uz loģiskā elementa pārraides īpašībām kā minimālo atšķirību starp izejas un ieejas signālu vērtībām attiecībā pret sliekšņa vērtību, ņemot vērā parametru izplatību darba temperatūras diapazonā:
U- POM = U 1 ārā.min – U POR
U+ POM = U POR – U 0 ārā.min
Atsauces dati parasti nodrošina vienu pieļaujamo traucējumu vērtību, kas pieļaujamos darbības apstākļos nepārslēdz LE.
- Enerģijas patēriņš P sviedri vai strāvas patēriņš I sviedri.
- Pārslēgšanas enerģija- darbs, kas pavadīts, veicot vienu slēdzi. Šis ir neatņemams parametrs, ko izmanto dažādu sēriju un tehnoloģiju mikroshēmu salīdzināšanai. Tas tiek atrasts kā enerģijas patēriņa un vidējā signāla izplatīšanās aizkaves laika reizinājums.
3.2 Tranzistoru-tranzistoru loģika
Tranzistoru-tranzistoru loģikas (TTL) elementi veido vidēja un liela ātruma mikroshēmu pamatu. Ir izstrādāti un tiek izmantoti vairāki shēmu varianti ar dažādiem parametriem.
11. attēls NAND loģiskie elementi ar vienkāršu a) un sarežģītu b) invertoru
3.2.1 TTL NAND elements ar vienkāršu invertoru
Šāds elements ietver vairāku emiteru tranzistoru VT1 (11,a attēls), kas veic loģisko UN operāciju, un tranzistoru VT2, kas realizē operāciju NOT.
Vairāku emiteru tranzistors (MET) ir TTL pamats. Ja pie ieejām ir ķēde, t.i. MET signālu izstarotāji U 0 =U CE.us Emiteru savienojumi ir novirzīti uz priekšu, un caur VT1 plūst ievērojama bāzes strāva Es B 1 =(E–U BE.us –U CE.us)/R B, pietiek, lai tranzistors būtu piesātinājuma režīmā. Šajā gadījumā kolektora-emitera spriegums VT 1 U CE.us=0,2 V. Spriegums tranzistora VT2 pamatnē ir vienāds ar U 0 +U CE.us=2U CE.us<U BE.us un tranzistors VT2 ir aizvērts. Spriegums pie ķēdes izejas atbilst loģiskajam līmenim “1”. Ķēde būs šādā stāvoklī, kamēr signāls vismaz vienā no ieejām ir vienāds ar U 0 .
Ja ieejas spriegums tiek palielināts no līmeņa U 0 uz visām ieejām vienlaicīgi vai vienā no ieejām ar nosacījumu, ka pārējām ieejām tiek pievadīts loģisks “1” signāls, tad ieejas spriegums pie pamatnes palielinās un kad U b=U iekšā+U CE.us=U BE.us un atvērsies tranzistors VT2. Rezultātā palielināsies bāzes strāva VT2, kas plūdīs no barošanas avota caur rezistoru R b gan kolektora savienojums VT1, gan tranzistors VT2 pāries piesātinājuma režīmā. Turpmāka palielināšana U VX novedīs pie tranzistora VT1 emitenta savienojumu bloķēšanas, kā rezultātā tas pāries režīmā, kurā kolektora pāreja ir nospriegota virzienā uz priekšu, bet emitenta krustojumi ir nobīdīti pretējā virzienā (apgrieztais komutācijas režīms) . Ķēdes izejas spriegums U ĀRĀ=U CE.us=U 0 (tranzistors VT2 piesātinājumā).
Tādējādi aplūkotais elements veic loģisko UN-NOT darbību.
Vienkāršākajai TTL elementa shēmai ir vairāki trūkumi. Savienojot šādus elementus virknē, pie elementa izejas pieslēdzot citu līdzīgu elementu emitētājus, palielinās no LE patērētā strāva, un samazinās augsta līmeņa spriegums (log. “1”). Tāpēc elementam ir zema kravnesība. Tas ir saistīts ar daudzu emiteru tranzistora lielu emitētāja strāvu klātbūtni apgrieztā režīmā, ko no LE patērē slodzes tranzistori.
Turklāt šai shēmai ir zema trokšņu imunitāte attiecībā uz pozitīvo traucējumu līmeni: U+ POM = U BE.us –U 0 =U BE.us–2U CE.us. Lai novērstu šos trūkumus, tiek izmantotas TTL shēmas ar sarežģītu invertoru (11.,b attēls).
3.2.2 TTL elements ar sarežģītu invertoru
TTL ķēde ar sarežģītu invertoru (11. attēls, b), tāpat kā ķēde ar vienkāršu invertoru, veic loģisku UN-NOT darbību. Ja pie ieejām ir spriegums, piesakieties. “0” vairāku emiteru tranzistors VT1 ir piesātinājuma režīmā, un tranzistors VT2 ir aizvērts. Līdz ar to arī tranzistors VT4 ir aizvērts, jo strāva neplūst caur rezistoru R4 un spriegumu VT4 pamatnē. U bae 4 = "0". Tranzistors VT3 ir atvērts, jo tā pamatne ir savienota ar barošanas avotu E caur rezistoru R2. Rezistora R3 pretestība ir maza, tāpēc VT3 darbojas kā emitera sekotājs. Caur tranzistoru VT3 un atvērto diodi VD plūst loģiskā elementa slodzes strāva un log līmenim atbilstošais izejas spriegums. “1” ir vienāds ar barošanas spriegumu mīnus sprieguma kritums U BE.us, sprieguma kritums uz atvērtas diodes U d=U BE.us un neliels sprieguma kritums pāri pretestībai R 2 no bāzes strāvas VT2: U¹= E–2U CE.us– R 2 Es B 2 = U n– 2U BE.us.
Aplūkotais režīms atbilst TTL loģiskā elementa pārsūtīšanas raksturlieluma 1. sadaļai (12.a attēls)
12. attēls LE pamata sērijas 155 raksturojums:
a – transmisija, b – ieeja.
Pieaugot spriegumam visās ieejās, palielinās VT2 bāzes potenciāls un kad U VX=U 0 kopš tā laika atveras tranzistors VT2, sāk plūst kolektora strāva Es K 2 caur rezistoriem R2 un R4. Rezultātā VT3 bāzes strāva samazinās, sprieguma kritums tai palielinās un izejas spriegums samazinās (12. attēla 2. sadaļa). Kamēr rezistorā R4 ir sprieguma kritums U R 4 <U BE.us tranzistors VT4 ir aizvērts. Kad U VX=U¹ kopš tā laika =2U BE.us–U CE.us atveras tranzistors VT4. Turpmāks ieejas sprieguma pieaugums noved pie VT2 un VT4 piesātinājuma un VT1 pārejas uz apgriezto režīmu (12. attēla 3. sadaļa). Šajā gadījumā punkta potenciāls " A"(sk. 11. attēlu, b) ir vienāds ar Ua=U BE.us+U CE.us, un punkti " b» - U b=U CE.us, tātad, U ab=U a–U b=U BE.us. Lai atbloķētu tranzistoru VT3 un diodi VD1, jums ir nepieciešams U ab≥2U BE.us. Tā kā šis nosacījums nav izpildīts, VT3 un VD1 ir aizvērti un ķēdes ieejas spriegums ir vienāds ar U CE.us=U 0 (4. sadaļa 12. attēlā).
Pārslēdzoties, ir laika periodi, kad abi tranzistori VT3 un VT4 ir atvērti un rodas strāvas pārspriegums. Lai ierobežotu šīs strāvas amplitūdu, ķēdē ir iekļauts rezistors ar nelielu pretestību (R 3 = 100–160 omi).
Ja MET izstarotāju negatīvais spriegums ir lielāks par 2 V, attīstās tuneļa pārrāvums un strauji palielinās ieejas strāva. Lai aizsargātu LE no negatīvu traucējumu ietekmes, ķēdē tiek ievadītas diodes VD2, VD3, kas to ierobežo 0,5–0,6 V līmenī.
Ja pozitīvais spriegums ir lielāks par (4–4,5) V, palielinās arī ieejas strāva, lai LE ieejas apgādātu ar žurnālu. “1” ieejas nevar pieslēgt +5 V barošanas spriegumam.
LE TTL praktiskajā pielietojumā neizmantotās ievades var atstāt brīvas. Tomēr tas samazina trokšņu noturību, jo traucējumi ietekmē brīvos termināļus. Tāpēc tos parasti vai nu kombinē savā starpā, ja tas neizraisa iepriekšējā LE pārpalikumu, vai arī pieslēdz +5 V barošanas avotu caur rezistoru R = 1 kOhm, kas ierobežo ieejas strāvu. Katram rezistoram var pieslēgt līdz 20 ieejām. Izmantojot šo metodi, līmenis ir log. "1" ir radīts mākslīgi.
TTL elementa trokšņu noturība ar sarežģītu invertoru:
U + pom = U 1 kopš tā laika – U 0 = 2U BE.us – 2U CE.us
U – pom = U 1 – U 1 kopš tā laika = E – 4U BE.us + U CE.us
TTL elementu veiktspēja, ko nosaka signāla izplatīšanās aizkaves laiks, kad tie ir ieslēgti t 1,0 ass.r un izslēdzoties t 0,1 ass.r, ir atkarīgs no mazākuma nesēju uzkrāšanās un rezorbcijas procesu ilguma tranzistoru bāzēs, uzlādējot kolektoru SC un SC savienojumu emiteru kondensatoru kapacitātes. Tā kā TTL elementa darbības laikā atvērtie tranzistori atrodas piesātinājuma stāvoklī, būtisku ieguldījumu TTL inerces palielināšanā dod mazākuma nesēju rezorbcijas laiks, kad tranzistori ir izslēgti.
TTL elementiem ar sarežģītu invertoru ir liela loģiskā šūpošanās, zems enerģijas patēriņš, augsta veiktspēja un trokšņu imunitāte. Tipiskās TTL parametru vērtības ir šādas: U bedre=5 V; U 1 ≥2,8 V; U 0 ≤0,5 V; t ēka=10...20 ns; P pot.sr.=10...20 mW; K reizes=10.
LE TTL praktiskajā pielietojumā neizmantotās ievades var atstāt brīvas. Tomēr tas samazina trokšņu noturību, jo traucējumi ietekmē brīvos termināļus. Tāpēc tos parasti vai nu kombinē savā starpā, ja tas neizraisa iepriekšējā LE pārpalikumu, vai arī pieslēdz +5 V barošanas avotu caur rezistoru R = 1 kOhm, kas ierobežo ieejas strāvu. Katram rezistoram var pieslēgt līdz 20 ieejām.
3.2.3. TTLSH elementi
Lai palielinātu TTL elementu veiktspēju, TTLSH elementi izmanto Šotkija tranzistorus, kas ir parastā tranzistora un Šotkija diodes kombinācija, kas savienota starp tranzistora bāzi un kolektoru. Tā kā ieslēgšanas stāvokļa sprieguma kritums pāri Šotkija diodei ir mazāks nekā parastajam pn savienojumam, lielākā daļa ieejas strāvas plūst caur diodi un tikai neliela daļa ieplūst bāzē. Tāpēc tranzistors neieslēdzas dziļa piesātinājuma režīmā.
Līdz ar to nesēju uzkrāšanās pamatnē to ievadīšanas dēļ caur kolektora savienojumu praktiski nenotiek. Šajā sakarā tranzistora slēdža ātrums ar Šotki barjeru palielinās, jo samazinās kolektora strāvas pieauguma laiks, kad tas ir ieslēgts, un rezorbcijas laiks, kad tas ir izslēgts.
Vidējais signāla izplatīšanās aizkaves laiks TTL elementiem ar Šotkija diodēm (TTLS) ir aptuveni divas reizes mazāks salīdzinājumā ar līdzīgiem TTL elementiem. TTLSh trūkums ir zemāka trokšņu imunitāte salīdzinājumā ar līdzīgiem TTL elementiem. U + pom augstākas vērtības dēļ U 0 vai mazāk U por.
3.2.4. TTL elementi ar trim izvades stāvokļiem -
ir papildu ieeja V - atļaujas ievade (13.attēls,a). Kad šai ieejai tiek pieslēgts spriegums U 0 tranzistors VT5 ir atvērts un piesātināts, un tranzistori VT6 un VT7 ir slēgti un tāpēc neietekmē loģiskā elementa darbību. Atkarībā no signālu kombinācijas informācijas ieejās LE izeja var būt signāls ar “log” līmeni. 0" vai "log. 1". Kad V ieejai tiek pielikts spriegums ar līmeni “log. 1" tranzistors VT5 aizveras, un tranzistori VT6 un VT7 atveras, spriegums tranzistora VT3 pamatnē samazinās līdz līmenim U BE.us+U d, tranzistori VT2, VT3, VT4 aizveras un LE nonāk augstas pretestības (trešajā) stāvoklī, tas ir, tas tiek atvienots no slodzes.
13.b attēlā parādīts šī elementa UGO. Simbols ∇ norāda, ka izvadei ir trīs stāvokļi. Ikona E∇ “Trešā stāvokļa izšķirtspēja” norāda, ka ar =0 signālu LE tiek pārsūtīts uz trešo (augstas pretestības) stāvokli.
Lai samazinātu traucējumus barošanas ķēdē, LE grupu kopņu pieslēguma vietās tiek uzstādīti atsaistes keramiskie kondensatori ar jaudu aptuveni 0,1 μF uz korpusu. Uz katras plates, starp strāvas ķēdi un kopējo kopni, ir 1–2 elektrolītiskie kondensatori ar jaudu 4,7–10 μF.
13. attēls TTL UN-NOT loģiskais elements ar trim izvades stāvokļiem a) un tā UGO b).
7. tabulā parādīti dažu LE TTL sēriju parametri.
7. tabula Dažu TTL loģisko elementu sēriju parametri
| IESPĒJAS | SĒRIJA | ||||
|---|---|---|---|---|---|
| Universāls | Augsta veiktspēja | Mikrospēks | |||
| 133, 155 | K531 | KR1531 | K555 | Kr1533 | |
| Ieejas strāva I 0 VX, mA | -1,6 | -2,0 | -0,6 | -0,36 | -0,2 |
| Ievades strāva es 1 VX, mA | 0,04 | 0,05 | 0,02 | 0,02 | 0,02 |
| Izejas spriegums U 0 IZEJA, IN | 0,4 | 0,5 | 0,5 | 0,5 | 0,4 |
| Izejas spriegums U 1 IZEJA, IN | 2,4 | 2,7 | 2,7 | 2,7 | 2,5 |
| Izejas ventilatora attiecība K REIZI | 10 | 10 | 10 | 20 | 20 |
| Ievades apvienošanas koeficients K PAR | 8 | 10 | - | 20 | - |
| Signāla izplatīšanās aizkaves laiks t AIZMUGURES | 19 | 4,8 | 3,8 | 20 | 20 |
| Pašreizējais patēriņš, mA: | |||||
| es 0 SVIEDRI(pie U 0 IZEJA) | 22 | 36 | 10,2 | 4,4 | 3 |
| es 1 SVIEDRI(pie U 1 IZEJA) | 8 | 16 | 2,8 | 1,6 | 0,85 |
| 0,4 | 0,3 | 0,3 | 0,3 | 0,4 | |
| Barošanas spriegums, V | 5 | 5 | 5 | 5 | 5 |
| Izejas strāvas, mA: | |||||
| es 0 IZEJA | 16 | 20 | 20 | 8 | 4 |
| es 1 IZEJA | -0,4 | -1 | -1 | -0,4 | -0,4 |
| Vidējais jaudas patēriņš uz elementu, mW | 10 | 19 | 4 | 2 | 1,2 |
3.3. Ar emitētāju saistītā loģika
Emiteru savienotās loģikas (ECL) pamatā ir ātrgaitas strāvas slēdzis (14.a attēls). Tas sastāv no diviem tranzistoriem, kuru kolektora ķēdē ir iekļauti slodzes rezistori RK, un abu tranzistoru emitētāja ķēdē ir kopīgs rezistors Re, ievērojami lielāks par Rk vērtību. Ieejas signāls Uin tiek piegādāts viena tranzistoru ieejai, bet atskaites spriegums Uop tiek piegādāts otra ieejai. Ķēde ir simetriska, tāpēc sākotnējā stāvoklī (U in = U op) caur abiem tranzistoriem plūst vienas un tās pašas strāvas. Kopējā strāva I O plūst caur pretestību Re.
14. attēls. Emitera savienojuma loģika: a) strāvas slēdzis;
b) vienkāršota shēma
Palielinoties U iekšā palielinās strāva caur tranzistoru VT1, palielinās sprieguma kritums uz pretestības R e, tranzistors VT2 aizveras un strāva caur to samazinās. Ar ieejas spriegumu, kas vienāds ar līmeni log “1” ( Uin = U 1), tranzistors VT2 aizveras un visa strāva plūst caur tranzistoru VT1. Ķēdes parametri un strāva es 0 ir atlasīti tā, lai tranzistors VT1, kad tas ir atvērts, darbotos lineārā režīmā pie piesātinājuma apgabala robežas.
Kad samazinās U iekšā uz žurnāla līmeni "0" ( U iekšā=U 0), gluži pretēji, tranzistors VT1 ir aizvērts, un tranzistors VT2 atrodas lineārā režīmā uz robežas ar piesātinājuma reģionu.
ESL shēmā (14.,b attēls) viens vai vairāki tranzistori (atkarībā no ieejas savienojuma koeficienta) ir savienoti paralēli tranzistoram VT1, kas veido vienu no strāvas slēdža svirām. Lai palielinātu kravnesību, LE izejām ir pievienoti divi emitera sekotāji VT4 un VT5.
Pielietojot signālu visām ieejām vai vienai no tām, piemēram, pirmajai U VX 1 =U 1, atveras tranzistors VT1 un caur to plūst strāva I 0, un tranzistors VT3 aizveras.
U ĀRĀ 1 = U 1 – U BE.us = U 0
U ĀRĀ 2 = U PIT – U BE.us = U 1
Tādējādi attiecībā uz pirmo izvadi šī ķēde realizē loģisko VAI-NOT operāciju, bet attiecībā uz otro izvadi – operāciju VAI. Ir viegli redzēt, ka sliekšņa spriegums U POR =U OP, loģiskā mala Δ U=U 1 -U 0 =U BE.us un ķēdes trokšņu noturība U + POM=U - POM=0,5U BE.us.
Elementa ieejas strāvas un līdz ar to ESL slodzes strāvas ir mazas: es 0 VX≈0, strāva es 1 VX vienāda ar tranzistora bāzes strāvu, kas darbojas piesātinājuma apgabala malā, nevis piesātinājuma apgabalā. Tāpēc elementa kravnesība ir augsta, un atzarojuma koeficients sasniedz 20 vai vairāk.
Tā kā loģiskā atšķirība ir maza, barošanas avota sprieguma nestabilitāte būtiski ietekmē ESL trokšņu noturību. Lai palielinātu trokšņu noturību ESL ķēdēs, barošanas avota pozitīvais pols nav iezemēts, bet gan pozitīvais. Tas tiek darīts tā, lai liela daļa traucējumu sprieguma pazeminātos pie lielas pretestības R e un tikai neliela daļa no tā nonāktu ķēdes ieejās.
Lietojot LE ESL un TTL kopā, starp tām ir jāiekļauj īpašas mikroshēmas, kas koordinē loģisko signālu līmeņus. Tos sauc līmeņa pārveidotāji(PU).
ESL augstā veiktspēja ir saistīta ar šādiem galvenajiem faktoriem:
1 Atvērtie tranzistori nav piesātināti, tāpēc mazākuma nesēju rezorbcijas stadija bāzēs ir izslēgta.
2 Ieejas tranzistori tiek vadīti no iepriekšējo elementu emitenta sekotājiem, kuri ar zemu izejas pretestību nodrošina lielu bāzes strāvu un līdz ar to īsu ieejas un atsauces tranzistoru atvēršanas un aizvēršanas laiku.
Visi šie faktori kopā nodrošina īsus ESL elementu izejas sprieguma pieauguma un krituma laikus.
ESL ir raksturīgi šādi vidējie parametri: U bedre=–5V; U 1 =–(0,7–0,9) V; U 0 =–(1,5–2)V; tZ D.av=3–7 ns; P sviedri=10–20 mW.
K500 un K1500 sērijas tiek uzskatītas par daudzsološām, jo K1500 sērijas ir subnanosekundes, un to izplatīšanās aizkaves laiks ir mazāks par 1 ns. (8. tabula).
8. tabula LE ESL galvenās sērijas parametri
| Iespējas | sērija | |
|---|---|---|
| K500 | K1500 | |
| Ievades strāva es 0 VX,mA | 0,265 | 0,35 |
| Ievades strāva es 1 VX, mA | 0,0005 | 0,0005 |
| Izejas spriegums U 0 IZEJA, IN | -1,85…-1,65 | -1,81…-1,62 |
| Izejas spriegums U 1 IZEJA, IN | -0,96…-0,81 | -1,025…-0,88 |
| Izejas sliekšņa spriegums, V: | ||
| U 0 IZEJA | -1,63 | -1,61 |
| U 1 IZEJA | -0,98 | -1,035 |
| Izplatīšanās aizkaves laiks, ns | 2,9 | 1,5 |
| Pieļaujamais traucējumu spriegums, V | 0,125 | 0,125 |
| Fanout faktors K REIZI | 15 | - |
| Barošanas spriegums, V | -5,2; -2,0 | -4,5; -2,0 |
| Jaudas patēriņš uz elementu, mW | 8…25 | 40 |
3.4 Tieši savienota tranzistora loģika (DLC)
TLNS elementa ķēdē slodzes pretestība ir iekļauta divu tranzistoru savienoto kolektoru ķēdē (15.,a attēls). Ieejas signāli X1 un X2 tiek ievadīti šo tranzistoru bāzēs. Ja X1 un X2 vienlaikus ir vienādi ar “log 0”, tad abi tranzistori ir aizvērti un ķēdes izejai būs augsts potenciāls Y = 1. Ja vismaz vienai vai abām ieejām tiek piemērots augsts potenciāls “log 1”, tad viens vai abi tranzistori ir atvērti un ķēdes izejai būs zems potenciāls Y = 0. Tādējādi ķēde veic OR-NOT darbību.
15. attēls LE NSTL a) un slodzes tranzistoru ieejas raksturlielumi b).
Kā redzat, NSTL elementu shēma ir ārkārtīgi vienkārša, taču tai ir ievērojams trūkums. Kad elementa izeja ir iestatīta uz log potenciālu. “1”, slodzes tranzistoru pamatiem tiek piemērots pastāvīgs potenciāls, kā parādīts 15. attēlā, punktēta līnija U¹. Sakarā ar tranzistoru parametru izkliedi (sk. 15. attēlu, b), tranzistoru bāzes strāvas var ievērojami atšķirties. Tā rezultātā viens no tranzistoriem var nonākt dziļā piesātinājumā, bet otrs var būt lineārā režīmā. Šajā gadījumā “log.1” līmeņi būtiski atšķirsies, kas vienmēr radīs darbības traucējumus visas ierīces darbībā. Tāpēc LE NSTL ķēde tiek izmantota tikai ar sprieguma kontrolētiem tranzistoriem.
3.5 Integrālā iesmidzināšanas loģika
Integrētās iesmidzināšanas loģikas (I²L) elementiem nav analogu diskrētā shēmā, un tos var ieviest tikai integrētā versijā (16. attēls, a). I²L elements sastāv no diviem tranzistoriem: horizontālais pnp tranzistors darbojas kā inžektors, un vertikālais daudzkolektoru npn tranzistors darbojas invertora režīmā. Kopējais n-veida apgabals kalpo kā pnp tranzistora bāze, kā arī npn tranzistora emitētājs un ir savienots ar "zemes" punktu. Kopējā zona ir arī pnp tranzistora kolektors un npn tranzistora pamatne. Līdzvērtīga shēma ir parādīta 16.b attēlā.
16. attēls Tranzistors ar iesmidzināšanas jaudu: a - blokshēma, b - ekvivalenta ķēde, c - ekvivalenta ķēde ar strāvas ģeneratoru.
Barošanas spriegums tiek piegādāts inžektora emitera bāzes ķēdei U PIT. Minimālo avota spriegumu nosaka sprieguma kritums pāri emitera krustojumam: U CE.us=0.7 V. Bet lai stabilizētu emitera strāvu es 0 rezistors R ir savienots virknē ar avotu un tiek ņemts strāvas avota spriegums U PIT=1...1,2 V. Šajā gadījumā p-n savienojuma emitētājs-bāze VT1 ir atvērts un notiek caurumu difūzija uz kolektora savienojumu. Virzoties uz kolektoru, daži caurumi rekombinējas ar elektroniem, bet ievērojama daļa no tiem sasniedz kolektora savienojumu un, izgājuši caur to, nonāk invertora p-bāzē (tranzistors VT2). Šis difūzijas process, t.i. urbumi tiek pastāvīgi ievadīti pamatnē neatkarīgi no ievades ietekmes.
Ja spriegums VT2 pamatnē U iekšā=U 0, kas atbilst slēdža S slēgtajam stāvoklim, caurumi, kas ieiet invertora p-bāzē, brīvi plūst uz strāvas avota negatīvo polu. Tranzistora VT2 kolektora ķēdē neplūst strāva, un tas ir līdzvērtīgs kolektora ķēdes VT2 atvērtajam stāvoklim. Šis izejas ķēdes stāvoklis atbilst žurnāla spriegumam. "1".
Plkst U iekšā=U 1 (slēdzis S ir atvērts) invertora p-bāzē uzkrājas caurumi. Bāzes potenciāls sāk palielināties, un attiecīgi spriegumi pie VT2 pārejām samazinās, līdz šīs pārejas atveras. Tad tranzistora VT2 kolektora ķēdē plūdīs strāva un potenciālu starpība starp invertora emitētāju un kolektoru (tranzistors VT2) būs tuvu nullei, t.i. šis tranzistors attēlo ķēdes īssavienojumu, un šis stāvoklis atbildīs žurnāla līmenim. "0". Tādējādi aplūkotais elements darbojas kā atslēga.
Kā zināms, tranzistora kolektora strāva, kas savienota ar ķēdi ar kopīgu bāzi, nav atkarīga no kolektora sprieguma izmaiņām plašā diapazonā. Tranzistors VT1 ir iekļauts ķēdē ar OB. No bipolārā tranzistora darbības teorijas ir zināms, ka tā izejas raksturlielums, kas ņemts pie pastāvīgas emitētāja strāvas, ir gandrīz horizontāls, tas ir, kolektora strāva nav atkarīga no kolektora sprieguma. Tāpēc to var aizstāt ar līdzvērtīgu strāvas ģeneratoru. Saskaņā ar ekvivalento strāvas ģeneratora teorēmu līdzstrāvas sprieguma pievienošana vai atņemšana no strāvas avota neietekmē šī ģeneratora pašreizējo vērtību. Saskaņā ar to tranzistora ķēde ar iesmidzināšanas jaudu šķiet vienkāršāka līdzvērtīga ķēde, kas parādīta 16.c attēlā.
Ja U iekšā=U 1 , tad strāva es 0 no strāvas ģeneratora ieplūst VT2 pamatnē, atverot to. Kurā U iekšā=U 0 . Ja U iekšā=U 0, tad strāva es 0 ir īssavienojums ar zemi, tranzistors VT2 ir aizvērts un Tu ārā=U 1 .
17. attēls Integrētā iesmidzināšanas loģika (I²L): OR-NOT elementa ķēde a) un loģiskās funkcijas UN b) ieviešana.
Vairāku kolektoru tranzistora izmantošana ļauj sadalīt kopējo kolektora strāvu VT2 vairākās identiskās daļās, kas ir pietiekamas, lai kontrolētu viena līdzīga elementa ievadi. Pateicoties tam, kļūst iespējams izmantot loģiskā elementa VAI-NOT vienkāršāko shēmu, kas parādīta 17. attēlā, a. Šī shēma ir līdzīga NSTL elementa ķēdei (sk. 15. attēlu, a). Atšķirībā no NOR-NOT NSTL elementa ķēdes, elementam NOR-NOT AND²L kombinētajā kolektora ķēdē pat nav nepieciešams rezistors, jo kolektora ķēde saņem strāvu no nākamā posma strāvas ģeneratora.
17.b attēlā parādīta shēma, kas realizē loģisko funkciju UN Kad loģiskais signāls tiek pielietots abām ieejām (X1 un X2). “0” uz kombinētajiem invertoru kolektoriem (VT3 un VT4) būs žurnāla līmenis. "1". Kad žurnāla signāls tiek ievadīts vienai no ieejām vai abām ieejām vienlaikus. “1”, ķēdes izejā mums ir log signāls. “0”, kas atbilst loģiskās UN darbības izpildei.
I²L elementi aizņem nelielu platību uz pamatnes, un tiem ir zems enerģijas patēriņš un pārslēgšanas enerģija. Tos raksturo šādi parametri: U PIT=1 V; t iestatīts.=10...100 ns; K reizes=3,5; K rev=1.
3.6. Loģiskie elementi, kuru pamatā ir MOS tranzistori
MOS tranzistoru loģikas elementi izmanto divu veidu tranzistorus: kontroli un slodzi. Kontrolieriem ir īss, bet diezgan plats kanāls, un tādēļ tiem ir augsta transvadītspējas vērtība, un tos kontrolē zemspriegums. Slodzes, gluži pretēji, ir ar garāku, bet šauru kanālu, tāpēc tiem ir lielāka izejas pretestība un tie darbojas kā liela aktīvā pretestība.
3.6.1 Loģiskie elementi uz taustiņiem ar dinamisku slodzi
Loģiskie elementi uz slēdžiem ar dinamiskām slodzēm sastāv no vienas slodzes un vairākiem vadības tranzistoriem. Ja vadības tranzistori ir savienoti paralēli, tad, tāpat kā NSTL (skat. 15. attēlu, a), elements veic loģisku darbību VAI NĒ, un, savienojot virknē, tas veic darbību UN-NOT (18. attēls, a) , b).
18. attēls MOS TL elementu diagrammas: a) – OR-NOT, b) – UN-NOT.
Ja pie ieejām X1 un X2 ir spriegums U ВХ =U 0 <U ZI.por vadības tranzistori VT1 un VT2 ir slēgti. Šajā gadījumā izejas spriegums atbilst žurnāla līmenim. "1". Kad spriegums tiek pieslēgts vienai vai abām elementa ieejām U ВХ =U 1 >U ZI.por, tad izejā mums ir žurnāls. “0”, kas atbilst loģiskas OR-NOT darbības izpildei.
UN-NOT elementu shēmā vadības tranzistori ir savienoti virknē, tāpēc līmenis ir log. “0” ķēdes izejā parādās tikai tad, ja abās ieejās ir atsevišķi signāli.
MOS TL elementiem ir augsta trokšņu noturība, liela loģiskā atšķirība, zems enerģijas patēriņš un salīdzinoši zema veiktspēja. Elementiem, kuru pamatā ir zema sliekšņa MOS tranzistori, tas parasti ir U PIT=5...9 V, un pie augsta sliekšņa U PIT=12,6…27 V. MOS TL galvenie parametri: P sviedri=0,4...5 mW, t ZD.av=20...200 ns; U 0 ≤1 V; U 1 ≈7 V.
3.6.2. Papildu taustiņu loģiskie elementi
Komplementārais slēdzis sastāv no diviem MOS tranzistoriem ar dažādu vadītspējas veidu kanāliem, kuru ieejas ir savienotas paralēli un izejas virknē (19.a attēls). Kad vārtu spriegums ir lielāks par slieksni, tranzistoram ar noteikta veida kanālu atbilstošais tranzistors ir atvērts, bet otrs ir aizvērts. Ja spriegumam ir pretēja polaritāte, atvērtie un slēgtie tranzistori mainās vietām.
Papildu slēdžu (CMOS) LE ir vairākas nenoliedzamas priekšrocības.
Tie darbojas veiksmīgi, ja strāvas avota spriegums svārstās plašā diapazonā (no 3 līdz 15 V), kas nav sasniedzams LE, kas ietver rezistorus.
Statiskajā režīmā ar augstu slodzes pretestību CMOS LE praktiski nepatērē enerģiju.
Tos raksturo arī: izejas signāla līmeņu stabilitāte un tā nelielā atšķirība no barošanas avota sprieguma; augsta ieejas un zema izejas pretestība; koordinācijas vienkāršība ar citu tehnoloģiju mikroshēmām.
19. attēls CMOS TL loģisko elementu shēmas: a) invertors, b) NOR, c) NAND.
CMOS LE shēma, kas veic funkciju 2OR-NOT, ir parādīta 19.b attēlā. Tranzistoriem VT1 un VT3 ir p-veida kanāls un tie ir atvērti pie aizbīdņa sprieguma, kas ir tuvu nullei. Tranzistoriem VT2 un VT4 ir n-tipa kanāls, un tie ir atvērti, ja vārtu spriegums ir lielāks par sliekšņa vērtību. Ja abām vai vienai no ievadēm ir žurnāla līmenis. “1”, tad ķēdes izeja būs žurnāla signāls. “0”, kas atbilst loģiskas OR-NOT darbības izpildei.
Ja tiek apmainītas daudzpakāpju un paralēli savienotu tranzistoru grupas, tad tiks realizēts elements, kas veic funkciju UN-NOT (19.c attēls). Tas darbojas līdzīgi kā iepriekšējais. Tranzistoriem VT1 un VT3 ir p-veida kanāls un tie ir atvērti, kad vārtu spriegums ir tuvu nullei. Tranzistoriem VT2 un VT4 ir n-tipa kanāls, un tie ir atvērti, ja vārtu spriegums ir lielāks par sliekšņa vērtību. Ja abi šie tranzistori ir atvērti, izejā tiks iestatīts “log” signāls. 0".
Tādējādi tranzistoru paralēlā savienojuma kombinācija ar p-veida elektriskās vadītspējas kanāliem un tranzistoru daudzpakāpju savienošana ar n-veida kanāliem ļāva īstenot funkciju UN-NOT.
LE CMOS elementi ar trīs stabiliem stāvokļiem tiek ieviesti ļoti vienkārši. Lai to izdarītu, divi komplementāri tranzistori VT1, VT4 (20.a attēls), ko vada inversie signāli, ir savienoti virknē ar invertora tranzistoriem.
20. attēls Invertors ar trim izejas stāvokļiem a); TTL LE saskaņošana ar CMOS LE b).
TTL LE saskaņošanu ar CMOS LE var veikt vairākos veidos:
1) Ieslēdziet CMOS LE ar zemu spriegumu (+5 V), pie kura TTL LE signāli pārslēdz CMOS LE tranzistorus;
2) Izmantojiet LE TTL ar atvērtu kolektoru, kura izejas ķēdē ietilpst rezistors, kas savienots ar papildu sprieguma avotu (20.b attēls).
Uzglabāšanas un uzstādīšanas laikā uzmanieties no statiskās elektrības. Tāpēc uzglabāšanas laikā mikroshēmu spailes ir elektriski savienotas viena ar otru. Tos uzstāda ar atslēgtu strāvas padevi, un obligāti jāizmanto aproces, ar kuru palīdzību elektriķa korpuss tiek savienots ar zemi.
CMOS sērijas LE tiek plaši izmantotas zemu un vidēja ātruma zemu izmaksu digitālo ierīču konstruēšanā. Dažu CMOS tipa LE sēriju parametri ir norādīti 8. tabulā.
8. tabula Dažu LE tipa CMOS sēriju parametri
| Iespējas | sērija | |
|---|---|---|
| 176, 561, 564 | 1554 | |
| Barošanas spriegums U PIT, IN | 3…15 | 2…6 |
| Izejas spriegumi, V: | ||
| zems līmenis U 0 IZEJA | <0,05 | <0,1 |
| augsts līmenis U 1 IZEJA | U PIT–0,05 | U PIT–0,01 |
| Vidējais signāla aizkaves laiks, ns: | ||
| Priekš U PIT= 5 V | 60 | 3,5 |
| Priekš U PIT= 10 V | 20 | - |
| Pieļaujamais traucējumu spriegums, V | 0,3 U PIT | - |
| Enerģijas patēriņš statiskā režīmā, mW/korpuss | 0,1 | 0,1…0,5 |
| Ieejas spriegums, V | 0,5…(U PIT+0,5 V) | 0,5…(U PIT+0,5 V) |
| Izejas strāvas, mA | 1…2,6 | >2,4 |
| Enerģijas patēriņš pie pārslēgšanas frekvences f=1 MHz, U PIT=10 V, C n=50 pf, mW / korpuss | 20 | - |
| Pulksteņa frekvence, MHz | - | 150 |