이미터 결합 논리의 집적 요소의 일반적인 회로가 그림 1에 나와 있습니다. 2.15.

쌀. 2.15.

트랜지스터 VT 0, VT 1, VT 2, VT 3은 전류 스위치 회로에서 작동하고 트랜지스터 VT 4, VT 5는 ​​출력 이미 터 팔로워에서 작동합니다. 다이어그램은 log.1의 전압 레벨이 입력에 적용될 때 다양한 지점의 전위 값을 보여줍니다. 요소의 모든 입력에 log.0의 전압 레벨이 적용되는 경우 동일한 지점의 전위 값은 괄호 안에 표시됩니다. 이러한 잠재력의 값은 다음 수준에 해당합니다.

· 전원 전압 Ek = 5V;

· 로직 레벨 1 U 1 = 4.3V;

· 논리 레벨 1 U 0 = 3.5V;

· 개방형 트랜지스터 U의 베이스와 이미터 사이의 전압 be = 0.7V.

통합 논리 요소 ESL의 작동 원리를 고려해 보겠습니다 (그림 2.15 참조).

전압 U 1 = 4.3V가 In 1에 적용된다고 가정합니다. 트랜지스터 VT 1은 열려 있습니다. 이 트랜지스터의 이미 터 전류는 저항 R U a = U 1 -U be = 4.3 - 0.7 = 3.6 V에 걸쳐 전압 강하를 생성합니다. 컬렉터 전류는 저항 Rk1에 전압 U Rк1 = 0.8V를 생성합니다. 트랜지스터 컬렉터의 전압 U b = E k - U Rk1 = 5 - 0.8 = 4.2 V.

트랜지스터의 베이스와 이미터 사이의 전압 VT 0 U be VT0 = U - U a = 3.9 - 3.6 = 0.3V; 이 전압은 트랜지스터 VT 0을 열기에는 충분하지 않습니다. 따라서, 트랜지스터 VT 1, VT 2, VT 3 중 하나의 개방 상태는 트랜지스터 VT 0의 폐쇄 상태로 이어진다. 저항 R k2를 통과하는 전류는 매우 작으며(트랜지스터 VT 5의 베이스 전류만 흐름) 콜렉터 VT 0의 전압입니다.

논리적 요소의 또 다른 상태를 고려해 봅시다. log.0 U 0 = 3.5V의 전압이 모든 입력에 작용한다고 가정하면, 이 경우 트랜지스터 VT 0은 열린 것으로 나타납니다(이미터가 결합된 모든 트랜지스터 중에서 더 높은 전압을 가진 트랜지스터가 열립니다). U a = U - U be = 3.9 - 0.7 = 3.2V; 트랜지스터 VT 1, VT 2, VT 3의 베이스와 이미터 사이의 전압은 U be VT1...VT0 = U 0 - U a = 3.5 - 0.7 = 0.3 V이고 이 트랜지스터는 닫혀 있습니다. 유b = 5V; U in = 4.2V.

지점 b와 c의 전압은 이미 터 리피터를 통해 요소의 출력으로 전송됩니다. 이 경우 전압 레벨은 U be = 0.7V 값만큼 감소합니다. 출력 전압이 U 1 (4.3 V) 또는 U 0 (3.5 V)와 동일하다는 중요한 사실에 주목하겠습니다.

요소의 출력에서 ​​어떤 논리 기능이 형성되는지 알아 보겠습니다.

Out 2 지점과 그 지점에서 트랜지스터 VT 0이 열리면 낮은 레벨의 전압이 생성됩니다. x 1 = 0, x 2 = 0, x 3 = 0인 경우. 입력 변수 값의 다른 조합의 경우 트랜지스터 VT 0이 닫히고 Out 2에서 높은 레벨 전압이 생성됩니다. 이로부터 변수 x 1 Vx 1 Vx 1의 분리가 Out 2에서 형성됩니다. OR-NOT 기능은 Out 1에서 구성됩니다.

따라서 논리 게이트는 NOR 및 OR 연산을 수행합니다.

ESL 마이크로 회로에서는 점 g가 공통으로 만들어지고 점 d는 -5V 전압의 전원에 연결됩니다. 이 경우 회로의 모든 지점의 전위는 5V로 감소합니다.

고려된 논리 요소는 가장 빠르게 작동하는 요소 클래스에 속합니다(짧은 신호 전파 지연 시간). 개방형 트랜지스터는 활성 모드(포화 모드가 아님)에 있습니다. 출력에서 이미터 팔로워를 사용하면 출력에 연결된 커패시터를 재충전하는 프로세스 속도가 빨라집니다. 트랜지스터는 공통 베이스 스위칭 회로에 따라 연결되어 트랜지스터의 주파수 특성을 개선하고 스위칭 프로세스 속도를 높입니다. 논리 레벨 U 1 -U 0 = 0.8 V의 차이는 작게 선택되었습니다(그러나 이는 요소의 노이즈 내성이 상대적으로 낮습니다).

MOS 트랜지스터를 기반으로 한 논리소자

쌀. 2.16

그림에서. 그림 2.16은 n 유형의 유도 채널(소위 n MIS 기술)이 있는 논리 요소의 다이어그램을 보여줍니다. 메인 트랜지스터 VT 1과 VT 2는 직렬로 연결되고 트랜지스터 VT 3은 부하 역할을 합니다. 요소의 두 입력 (x 1 = 1, x 2 = 1)에 고전압 U 1이 적용되는 경우 트랜지스터 VT 1과 VT 2가 모두 열리고 출력에 저전압 U 0이 설정됩니다. 다른 모든 경우에는 트랜지스터 VT 1 또는 VT 2 중 적어도 하나가 닫히고 전압 U 1이 출력에 설정됩니다. 따라서 요소는 논리적 AND-NOT 기능을 수행합니다.

쌀. 2.17

그림에서. 그림 2.17은 OR-NOT 요소의 다이어그램을 보여줍니다. 입력 중 적어도 하나가 고전압 U 1 을 갖는 경우 출력에 저전압 U 0 이 설정되어 메인 트랜지스터 VT 1 및 VT 2 중 하나가 열립니다.

쌀. 2.18

그림에 표시됩니다. 2.18 다이어그램은 KMDP 기술의 NOR-NOT 요소에 대한 다이어그램입니다. 그 안에는 트랜지스터 VT 1과 VT 2가 주요 트랜지스터이고 트랜지스터 VT 3과 VT 4가 부하 트랜지스터입니다. 고전압 U 1을 보자. 이 경우 트랜지스터 VT 2는 열려 있고 트랜지스터 VT 4는 닫혀 있으며 다른 입력의 전압 레벨 및 나머지 트랜지스터의 상태에 관계없이 출력에 낮은 전압 U 0이 설정됩니다. 요소는 논리적 OR-NOT 연산을 구현합니다.

CMPD 회로는 전원 공급 장치의 전류 소비(따라서 전력)가 매우 낮다는 특징이 있습니다.

적분 주입 논리의 논리 요소

쌀. 2.19

그림에서. 그림 2.19는 적분 주입 논리(I 2 L)의 논리 요소 토폴로지를 보여줍니다. 이러한 구조를 생성하려면 n형 전도성을 갖는 실리콘에서 두 가지 확산 단계가 필요합니다. 첫 번째 단계에서는 영역 p1 및 p2가 형성되고 두 번째 단계에서는 영역 n2가 형성됩니다.

요소의 구조는 p 1 -n 1 -p 2 -n 1 입니다. 이러한 4층 구조는 두 개의 기존 3층 트랜지스터 구조를 연결한 것으로 생각하면 편리합니다.

피 1 - N 1 - 피 2 N 1 - 피 2 - N 1

이 표현에 해당하는 다이어그램은 그림 2.20, a에 나와 있습니다. 이 구성표에 따른 요소의 작동을 고려해 봅시다.

쌀. 2.20

유형 n 1 -p 2 -n 1 구조의 트랜지스터 VT 2는 여러 출력이 있는 인버터의 기능을 수행합니다(각 컬렉터는 개방형 컬렉터 회로에 따라 요소의 별도 출력을 형성함).

트랜지스터 VT 2라고 함 주사기, p 1 -n 1 -p 2 와 같은 구조를 갖습니다. 이들 트랜지스터의 면적 n 1은 공통이므로, 트랜지스터 VT 2의 이미터는 트랜지스터 VT 1의 베이스에 연결되어야 합니다. 공통 영역 p 2가 있으면 트랜지스터 VT 2의 베이스를 트랜지스터 VT 1의 컬렉터와 연결해야 합니다. 이는 그림 2.20a에 표시된 대로 트랜지스터 VT 1과 VT 2 사이에 연결을 생성합니다.

트랜지스터 VT 1의 이미터는 양의 전위를 갖고 베이스는 0 전위에 있기 때문에 이미터 접합은 순방향 바이어스되고 트랜지스터는 개방됩니다.

이 트랜지스터의 컬렉터 전류는 트랜지스터 VT 3(이전 요소의 인버터) 또는 트랜지스터 VT 2의 이미터 접합을 통해 닫힐 수 있습니다.

이전 논리 요소가 열린 상태인 경우(트랜지스터 VT 3이 열려 있음) 이 요소의 입력에는 VT 2를 기반으로 작동하는 낮은 전압 레벨이 있어 이 트랜지스터를 닫힌 상태로 유지합니다. 인젝터 전류 VT 1은 트랜지스터 VT 3을 통해 닫힙니다. 이전 논리 요소가 닫히면(트랜지스터 VT 3이 닫힘) 인젝터 VT 1의 컬렉터 전류가 트랜지스터 VT 2의 베이스로 흐르고 이 트랜지스터는 열린 상태로 설정합니다.

따라서, VT 3이 닫히면 트랜지스터 VT 2가 열리고, 반대로 VT 3이 열리면 트랜지스터 VT 2가 닫힙니다. 요소의 열린 상태는 log.0 상태에 해당하고 닫힌 상태는 log.1 상태에 해당합니다.

인젝터는 직류(요소 그룹에 공통일 수 있음)의 소스입니다. 종종 그들은 그림 1에 제시된 요소의 기존 그래픽 지정을 사용합니다. 2.21, 나.

그림에서. 그림 2.21a는 OR-NOT 연산을 구현하는 회로를 보여줍니다. 요소 수집기의 연결은 소위 작동에 해당합니다. 설치 I. 실제로 요소 중 적어도 하나가 개방 상태(log.0 상태)이면 충분하며, 다음 요소의 인젝터 전류는 개방형 인버터를 통해 닫히고 낮은 log.0 레벨이 설정됩니다. 요소의 결합된 출력입니다. 결과적으로 이 출력에서는 논리식 x 1 · x 2에 해당하는 값이 형성됩니다. 여기에 드 모르간 변환을 적용하면 x 1 · x 2 = 이라는 표현이 나옵니다. 따라서 이러한 요소 연결은 실제로 OR-NOT 연산을 구현합니다.

쌀. 2.21

논리 요소 AND 2 L에는 다음과 같은 장점이 있습니다.

· 높은 수준의 통합을 제공합니다. I 2 L 회로 제조에는 바이폴라 트랜지스터의 집적 회로 생산과 동일한 기술 프로세스가 사용되지만 기술 작업 수와 필요한 포토마스크 수는 더 적습니다.

· 감소된 전압이 사용됩니다(약 1V).

· 광범위한 성능에 걸쳐 전력을 교환할 수 있는 기능을 제공합니다(전력 소비는 수십 배로 변경될 수 있으며 이에 따라 성능이 변경됩니다).

· TTL 요소와 잘 일치합니다.

그림에서. 그림 2.21b는 I 2 L 요소에서 TTL 요소로의 전환 다이어그램을 보여줍니다.

- 입력 집계 계수 K에 대해- 논리 기능이 구현되는 입력 수.

- 출력 팬아웃 계수 K배동일한 시리즈 장치의 논리 입력 수를 주어진 논리 요소의 출력에 동시에 연결할 수 있음을 보여줍니다.

- 성능 LE를 통한 신호 전파의 지연 시간을 특징으로 하며 시간에 따른 입력 및 출력 신호 그래프를 통해 결정됩니다(그림 10). LE를 켤 때 신호 전파 지연 시간에 차이가 있습니다. 티 1,0 z.r., 꺼졌을 때 신호 지연 시간 티 0,1 z.r.및 평균 전파 지연 시간 티 1,0 z.r. 수요일.

그림 10 LE 신호의 전파 지연 시간을 결정하려면

평균 신호 전파 지연 시간은 논리 소자가 켜지고 꺼질 때 신호 전파 지연 시간의 합의 절반에 해당하는 시간 간격입니다.

건강하지 않은 결혼= (티 1,0 z.r.+ 티 0,1 z.r.)/2

- 높은 U 전압 1 그리고 낮은 U 0 레벨(입력 유 1 입력그리고 주말 유 0 밖으로) 및 허용되는 불안정성. 아래에 유 1과 유 0 공칭 전압 값 "Log.1" 및 "Log.0"을 이해합니다. 불안정성은 상대 단위 또는 백분율로 표시됩니다.

- 임계 전압이 높음 U 1 모공과 낮은 U 0 모공 수준.임계 전압은 가장 작은 것으로 이해됩니다 ( 유 1 그때부터) 또는 가장 큰 ( 유 0 그때부터) 논리 요소가 다른 상태로 전환되기 시작하는 해당 레벨의 값입니다. 이러한 매개변수는 작동 온도 범위에서 해당 시리즈의 매개변수 분포를 고려하여 결정됩니다. 참고서는 종종 하나의 평균값을 제공합니다. U 포.

- 입력 전류 I 0 에, 나 1 입력각각 낮은 레벨과 높은 레벨의 입력 전압에서.

- 소음 내성.정적 잡음 내성은 작동 온도 범위에서 매개변수의 확산을 고려하여 임계값을 기준으로 출력 신호와 입력 신호 값 간의 최소 차이로 논리 요소의 전달 특성을 기반으로 평가됩니다.

유- POM = 유 1 밖으로.분 – U 포

유+ POM = 유 포 – 유 0 밖으로.분

참조 데이터는 일반적으로 허용 가능한 작동 조건에서 LE를 전환하지 않는 하나의 허용 가능한 간섭 값을 제공합니다.

- 소비 전력 P 땀 또는 전류 소비 I 땀.

- 스위칭 에너지- 단일 스위치를 수행하는 데 소요된 작업입니다. 이는 다양한 시리즈 및 기술의 미세 회로를 비교하는 데 사용되는 필수 매개변수입니다. 이는 전력 소비와 평균 신호 전파 지연 시간의 곱으로 나타납니다.

TTL(트랜지스터-트랜지스터 논리) 요소는 중속 및 고속 마이크로 회로의 기초를 형성합니다. 다양한 매개변수를 가진 여러 가지 변형 방식이 개발되어 사용됩니다.

그림 11 간단한 a) 및 복잡한 b) 인버터를 갖춘 NAND 논리 요소

이러한 요소에는 논리 AND 연산을 수행하는 다중 이미 터 트랜지스터 VT1 (그림 11,a)과 NOT 연산을 구현하는 트랜지스터 VT2가 포함됩니다.

MET(Multi-Emitter Transistor)는 TTL의 기초입니다. 입력에 회로가 ​​있는 경우, 즉 MET 신호 이미터 유 0 =U CE.us이미터 접합은 순방향 바이어스되어 있으며 상당한 베이스 전류가 VT1을 통해 흐릅니다. 나는 B 1 =(E–U BE.us –U CE.us)/R B, 트랜지스터가 포화 모드에 있기에 충분합니다. 이 경우 컬렉터-이미터 전압 VT 1 U CE.us=0.2V. 트랜지스터 VT2 베이스의 전압은 다음과 같습니다. 유 0 +U CE.us=2U CE.us<U BE.us트랜지스터 VT2는 닫혀 있습니다. 회로 출력의 전압은 논리 레벨 "1"에 해당합니다. 입력 중 적어도 하나의 신호가 다음과 같은 한 회로는 이 상태에 있습니다. 유 0 .

입력 전압이 해당 레벨보다 높아지면 유모든 입력에서 동시에 또는 입력 중 하나에서 0(논리 "1" 신호가 나머지 입력에 적용되면 베이스의 입력 전압이 증가하고 유비=유인+U CE.us=U BE.us트랜지스터 VT2가 열립니다. 결과적으로 베이스 전류 VT2가 증가하고 전원에서 저항을 통해 흐릅니다. Rb컬렉터 접합 VT1과 트랜지스터 VT2 모두 포화 모드로 전환됩니다. 추가 증가 U VX트랜지스터 VT1의 이미 터 접합이 차단되고 결과적으로 컬렉터 접합이 순방향으로 바이어스되고 이미 터 접합이 반대 방향으로 바이어스되는 모드로 전환됩니다 (역 스위칭 모드) . 회로 출력 전압 유 아웃=U CE.us=유 0(포화 상태의 트랜지스터 VT2).

따라서 해당 요소는 논리적 AND-NOT 연산을 수행합니다.

TTL 요소의 가장 간단한 회로에는 여러 가지 단점이 있습니다. 이러한 요소를 직렬로 연결하면 다른 유사한 요소의 이미터가 해당 요소의 출력에 연결될 때 LE에서 소비되는 전류가 증가하고 하이 레벨 전압이 감소합니다(log. "1"). 따라서 요소의 부하 용량이 낮습니다. 이는 역 모드에서 다중 이미터 트랜지스터의 큰 이미터 전류가 존재하기 때문이며, 이는 부하 트랜지스터에 의해 LE에서 소비됩니다.

또한 이 회로는 포지티브 간섭 수준과 관련하여 낮은 잡음 내성을 갖습니다. 유+ POM = U BE.us –U 0 =U BE.us–2U CE.us. 이러한 단점을 제거하기 위해 복잡한 인버터가 있는 TTL 회로가 사용됩니다(그림 11,b).

복잡한 인버터가 있는 TTL 회로(그림 11, b)는 간단한 인버터가 있는 회로와 마찬가지로 논리 AND-NOT 연산을 수행합니다. 입력에 전압이 있으면 기록하십시오. "0" 다중 이미터 트랜지스터 VT1은 포화 모드에 있고 트랜지스터 VT2는 닫혀 있습니다. 결과적으로 전류는 저항 R4와 VT4 베이스의 전압을 통해 흐르지 않기 때문에 트랜지스터 VT4도 닫힙니다. 유배 4 = "0". 트랜지스터 VT3은 베이스가 저항 R2를 통해 전원 E에 연결되어 있으므로 열려 있습니다. 저항 R3의 저항은 작으므로 VT3은 이미터 팔로워로 작동합니다. 로직 소자의 부하 전류와 로그 레벨에 해당하는 출력 전압은 트랜지스터 VT3과 오픈 다이오드 VD를 통해 흐릅니다. "1"은 공급 전압에서 전압 강하를 뺀 것과 같습니다. U BE.us, 개방형 다이오드 양단의 전압 강하 U d=U BE.us베이스 전류 VT2로부터 저항 R 2에 걸쳐 작은 전압 강하: 유¹= 이자형–2U CE.us– 아르 자형 2 나는 B 2 = 유엔- 2U BE.us.

고려된 모드는 TTL 논리 요소의 전달 특성 섹션 1에 해당합니다(그림 12.a).

그림 12 기본 LE 시리즈 155의 특성:

a - 전송, b - 입력.

모든 입력의 전압이 증가하면 VT2 베이스의 전위도 증가합니다. U VX=유 0 그때부터트랜지스터 VT2가 열리고 컬렉터 전류가 흐르기 시작합니다. 나는 K 2는 저항 R2 및 R4를 통해 이루어집니다. 결과적으로 VT3의 베이스 전류는 감소하고 전압 강하는 증가하며 출력 전압은 감소합니다(그림 12의 섹션 2). 저항 R4 양단에 전압 강하가 있는 동안 U R 4 <U BE.us트랜지스터 VT4가 닫혀 있습니다. 언제 U VX=유¹ 그때부터 =2U BE.us–U CE.us트랜지스터 VT4가 열립니다. 입력 전압이 추가로 증가하면 VT2 및 VT4가 포화되고 VT1이 역 모드로 전환됩니다(그림 12의 섹션 3). 이 경우 "포인트의 잠재력은 ㅏ"(그림 11, b 참조)는 다음과 같습니다. 우아=U BE.us+U CE.us, 그리고 포인트 " 비» - 유비=U CE.us, 따라서, 당신은=유–유비=U BE.us. 트랜지스터 VT3 및 다이오드 VD1의 잠금을 해제하려면 다음이 필요합니다. 당신은≥2U BE.us. 이 조건이 충족되지 않기 때문에 VT3과 VD1은 닫히고 회로 입력의 전압은 다음과 같습니다. U CE.us=유 0(그림 12의 섹션 4).

전환할 때 트랜지스터 VT3과 VT4가 모두 열려 전류 서지가 발생하는 기간이 있습니다. 이 전류의 진폭을 제한하기 위해 작은 저항(R 3 = 100-160 Ohms)을 가진 저항이 회로에 포함됩니다.

MET 이미터의 음전압이 2V를 초과하면 터널 항복이 발생하고 입력 전류가 급격히 증가합니다. 부정적인 간섭의 영향으로부터 LE를 보호하기 위해 다이오드 VD2, VD3이 회로에 도입되어 0.5-0.6V 레벨로 제한됩니다.

(4–4.5)V보다 큰 양의 전압을 사용하면 입력 전류도 증가하여 LE 입력에 로그를 공급합니다. "1" 입력은 +5V 공급 전압에 연결할 수 없습니다.

LE TTL의 실제 적용에서 사용되지 않는 입력은 자유롭게 남겨둘 수 있습니다. 그러나 이는 자유 터미널에 대한 간섭 효과로 인해 노이즈 내성을 감소시킵니다. 따라서 이전 LE에 대한 초과로 이어지지 않는 경우 일반적으로 서로 결합되거나 입력 전류를 제한하는 저항 R = 1kOhm을 통해 +5V 전원에 연결됩니다. 각 저항에는 최대 20개의 입력을 연결할 수 있습니다. 이 방법을 사용하면 레벨이 로그입니다. "1"은 인위적으로 생성되었습니다.

복잡한 인버터를 갖춘 TTL 요소의 노이즈 내성:

유 + 폼 = 유 1 그때부터 – 유 0 = 2U BE.us – 2U CE.us

유 – 폼 = 유 1 – 유 1 그때부터 = 이자형 – 4U BE.us + U CE.us

전원을 켰을 때 신호 전파 지연 시간에 따라 결정되는 TTL 요소의 성능 티 1,0 엉덩이.r그리고 끄기 티 0,1 엉덩이.r, 트랜지스터 베이스에서 소수 캐리어의 축적 및 재흡수 과정의 지속 시간에 따라 달라지며 SC 접합의 컬렉터 SC 및 이미터 커패시터의 커패시턴스를 재충전합니다. TTL 요소의 작동 중에 개방형 트랜지스터는 포화 상태에 있기 때문에 트랜지스터가 꺼질 때 소수 캐리어가 재흡수될 때 TTL의 관성 증가에 크게 기여합니다.

복잡한 인버터를 갖춘 TTL 요소는 큰 로직 스윙, 낮은 전력 소비, 고성능 및 잡음 내성을 갖추고 있습니다. 일반적인 TTL 매개변수 값은 다음과 같습니다. 구덩이=5V; 유 1 ≥2.8V; 유 0 ≤0.5V; 티 빌딩=10...20ns; P pot.sr.=10...20mW; K회=10.

LE TTL의 실제 적용에서 사용되지 않는 입력은 자유롭게 남겨둘 수 있습니다. 그러나 이는 자유 터미널에 대한 간섭 효과로 인해 노이즈 내성을 감소시킵니다. 따라서 이전 LE에 대한 초과로 이어지지 않는 경우 일반적으로 서로 결합되거나 입력 전류를 제한하는 저항 R = 1kOhm을 통해 +5V 전원에 연결됩니다. 각 저항에는 최대 20개의 입력을 연결할 수 있습니다.

TTL 소자의 성능을 높이기 위해 TTLSH 소자는 기존의 트랜지스터와 트랜지스터의 베이스와 컬렉터 사이에 연결된 쇼트키 다이오드를 결합한 쇼트키 트랜지스터를 사용한다. 쇼트키 다이오드의 온 상태 전압 강하는 기존 pn 접합의 전압 강하보다 작기 때문에 대부분의 입력 전류는 다이오드를 통해 흐르고 극히 일부만 베이스로 흐릅니다. 따라서 트랜지스터는 깊은 포화 모드로 들어가지 않습니다.

결과적으로 컬렉터 접합을 통한 주입으로 인해 베이스에 캐리어가 축적되는 일은 실제로 발생하지 않습니다. 이와 관련하여, 쇼트키 장벽을 갖는 트랜지스터 스위치는 턴 온 시 콜렉터 전류의 상승 시간과 턴 오프 시 흡수 시간의 감소로 인해 속도가 증가하게 된다.

쇼트키 다이오드(TTLS)를 사용하는 TTL 요소의 평균 신호 전파 지연 시간은 유사한 TTL 요소에 비해 약 2배 더 짧습니다. TTLSh의 단점은 유사한 TTL 요소에 비해 잡음 내성이 낮다는 것입니다. 유 + 폼더 높은 가치로 인해 유 0 이하 당신은.

추가 입력 V - 권한 입력이 있습니다(그림 13, a). 이 입력에 전압이 인가되면 유 0 트랜지스터 VT5는 열려 있고 포화되어 있으며 트랜지스터 VT6 및 VT7은 닫혀 있으므로 논리 요소의 작동에 영향을 미치지 않습니다. 정보 입력의 신호 조합에 따라 LE의 출력은 "로그" 레벨의 신호가 될 수 있습니다. 0" 또는 "로그. 1". "log." 레벨로 V 입력에 전압이 적용되는 경우. 1" 트랜지스터 VT5가 닫히고 트랜지스터 VT6 및 VT7이 열리면 트랜지스터 VT3 베이스의 전압이 수준으로 감소합니다. U BE.us+유 d, 트랜지스터 VT2, VT3, VT4가 닫히고 LE는 고임피던스(세 번째) 상태, 즉 부하에서 연결이 끊어집니다.

그림 13b는 이 요소의 UGO를 보여줍니다. ∇ 기호는 출력에 세 가지 상태가 있음을 나타냅니다. 상 이자형∇ "세 번째 상태의 분해능"은 =0 신호로 LE가 세 번째(고저항) 상태로 전환됨을 나타냅니다.

전원 공급 회로의 간섭을 줄이기 위해 케이스당 약 0.1μF 용량의 디커플링 세라믹 커패시터가 LE 그룹의 버스 연결 지점에 설치됩니다. 각 보드에는 전원 회로와 공통 버스 사이에 용량이 4.7~10μF인 전해 커패시터가 1~2개 있습니다.

그림 13 세 가지 출력 상태 a)와 UGO b)가 있는 TTL AND-NOT 논리 요소.

표 7은 일부 LE TTL 시리즈의 매개변수를 보여줍니다.

표 7 일부 TTL 논리 요소 시리즈의 매개변수

ECL(이미터 결합 논리)의 기본은 고속 전류 스위치입니다(그림 14a). 이는 두 개의 트랜지스터로 구성되며 콜렉터 회로에는 부하 저항 RK가 포함되어 있고 두 트랜지스터의 이미 터 회로에는 Rk보다 값이 훨씬 큰 공통 저항 Re가 있습니다. 트랜지스터 중 하나의 입력에는 입력 신호 Uin이 공급되고, 다른 트랜지스터의 입력에는 기준 전압 Uop가 공급된다. 회로는 대칭이므로 초기 상태(U in = U op)에서는 동일한 전류가 두 트랜지스터를 통해 흐릅니다. 총 전류 I O는 저항 Re를 통해 흐릅니다.

그림 14 이미터 결합 논리: a) 전류 스위치;

b) 단순화된 회로도

증가할 때 유인트랜지스터 VT1을 통과하는 전류가 증가하고 저항 Re 양단의 전압 강하가 증가하고 트랜지스터 VT2가 닫히고 이를 통과하는 전류가 감소합니다. 입력 전압이 레벨 로그 "1"( 우인 =U 1) 트랜지스터 VT2가 닫히고 모든 전류가 트랜지스터 VT1을 통해 흐릅니다. 회로 매개변수 및 전류 나 0은 트랜지스터 VT1이 열릴 때 포화 영역의 경계에서 선형 모드로 작동하는 방식으로 선택됩니다.

감소할 때 유인로그 수준으로 "0"( 유인=유 0) 반대로 트랜지스터 VT1은 닫혀 있고 트랜지스터 VT2는 포화 영역 경계에서 선형 모드에 있습니다.

ESL 회로(그림 14b)에서는 하나 이상의 트랜지스터(입력 결합 계수에 따라 다름)가 전류 스위치의 암 중 하나를 구성하는 트랜지스터 VT1에 병렬로 연결됩니다. 부하 용량을 늘리기 위해 두 개의 이미터 팔로워 VT4 및 VT5가 LE 출력에 연결됩니다.

모든 입력 또는 그 중 하나에 신호를 적용하는 경우(예: 첫 번째 입력) U VX 1 =유 1, 트랜지스터 VT1이 열리고 전류 I 0이 이를 통해 흐르고 트랜지스터 VT3이 닫힙니다.

유 아웃 1 = 유 1 – U BE.us = 유 0

유 아웃 2 = 유핏(U PIT) – 유비어스(U BE.us) = 유 1

따라서 이 회로는 첫 번째 출력에 대해 논리 OR-NOT 연산을 구현하고, 두 번째 출력에 대해 OR 연산을 구현합니다. 문턱전압이라는 것을 쉽게 알 수 있다. U POR =U OP, 로직 에지 Δ 유=유 1 -유 0 =U BE.us회로의 잡음 내성 유 + 포엠=유 - 포엠=0,5U BE.us.

요소의 입력 전류, 즉 ESL의 부하 전류는 작습니다. 나 0 VX≒0, 전류 나 1 VX포화 영역이 아닌 포화 영역의 가장자리에서 작동하는 트랜지스터의 베이스 전류와 같습니다. 따라서 요소의 부하 용량이 높고 분기 계수가 20 이상에 도달합니다.

논리적 차이가 작기 때문에 전원 전압의 불안정성은 ESL의 노이즈 내성에 큰 영향을 미칩니다. ESL 회로의 노이즈 내성을 높이기 위해 전원의 양극은 접지되지 않고 양극은 접지됩니다. 이는 간섭 전압의 상당 부분이 높은 저항 Re에서 떨어지고 그 중 극히 일부만이 회로의 입력에 도달하도록 수행됩니다.

LE ESL과 TTL을 함께 사용하는 경우 논리 신호 레벨을 조정하는 특수 마이크로 회로를 둘 사이에 포함해야 합니다. 그들 불리는 레벨 변환기(PU).

ESL의 높은 성능은 다음과 같은 주요 요인에 기인합니다.

1 개방형 트랜지스터는 포화 상태가 아니므로 베이스에서 소수 캐리어 재흡수 단계는 제외됩니다.

2 입력 트랜지스터는 출력 저항이 낮고 큰 베이스 전류를 제공하므로 입력 및 기준 트랜지스터의 개폐 시간이 짧은 이전 요소의 이미터 팔로워에서 제어됩니다.

이러한 모든 요소는 함께 ESL 요소의 출력 전압의 짧은 상승 및 하강 시간을 보장합니다.

ESL에는 다음과 같은 평균 매개변수가 일반적입니다. 구덩이=-5V; 유 1 =–(0.7–0.9)V; 유 0 =–(1.5–2)V; tZ D.av=3~7ns; P 땀=10–20mW.

K500 및 K1500 시리즈는 유망한 것으로 간주됩니다. K1500 시리즈는 나노초 미만이고 전파 지연 시간이 1ns 미만입니다. (표 8).

표 8 LE ESL 메인 시리즈의 매개변수

TLNS 요소의 회로에서 부하 저항은 두 트랜지스터의 연결된 컬렉터 회로에 포함됩니다 (그림 15,a). 입력 신호 X1 및 X2는 이들 트랜지스터의 베이스에 공급됩니다. X1과 X2가 동시에 "log 0"과 같으면 두 트랜지스터가 모두 닫히고 회로의 출력은 높은 전위 Y = 1을 갖게 됩니다. 높은 전위 "log 1"이 적어도 하나 또는 두 입력 모두에 적용되면 트랜지스터 중 하나 또는 둘 모두가 열리고 회로의 출력은 낮은 전위 Y = 0을 갖게 됩니다. 따라서 회로는 OR-NOT 연산을 수행합니다.

그림 15 LE NSTL a) 및 부하 트랜지스터의 입력 특성 b).

보시다시피 NSTL 요소 회로는 매우 간단하지만 상당한 단점이 있습니다. 요소의 출력이 로그 전위로 설정된 경우. "1", 그림 15에 표시된 점선과 같이 부하 트랜지스터의 베이스에 일정한 전위가 적용됩니다. 유¹. 트랜지스터 매개변수의 분산으로 인해(그림 15, b 참조) 트랜지스터의 베이스 전류가 크게 달라질 수 있습니다. 결과적으로 트랜지스터 중 하나는 깊은 포화 상태에 들어갈 수 있고 다른 하나는 선형 모드에 있을 수 있습니다. 이 경우 "log.1" 수준이 크게 달라져 장치 전체의 작동에 항상 오작동이 발생합니다. 따라서 LE NSTL 회로는 전압 제어 트랜지스터에만 사용됩니다.

통합 주입 로직(I²L) 요소는 개별 회로에 아날로그가 없으며 통합 버전에서만 구현될 수 있습니다(그림 16, a). I²L 요소는 두 개의 트랜지스터로 구성됩니다. 수평 pnp 트랜지스터는 인젝터 역할을 하고 수직 다중 컬렉터 npn 트랜지스터는 인버터 모드에서 작동합니다. 공통 n형 영역은 pnp 트랜지스터의 베이스이자 npn 트랜지스터의 이미터 역할을 하며 "접지" 지점에 연결됩니다. pnp 트랜지스터의 콜렉터와 npn 트랜지스터의 베이스도 공통 영역입니다. 등가 회로가 그림 16b에 나와 있습니다.

그림 16 주입 전력이 있는 트랜지스터: a - 블록 다이어그램, b - 등가 회로, c - 전류 생성기가 있는 등가 회로.

인젝터 이미터-베이스 회로에 공급 전압이 공급됩니다. 유핏. 최소 소스 전압은 이미터 접합의 전압 강하에 의해 결정됩니다. U CE.us=0.7V. 그러나 이미터 전류를 안정화하려면 나 0 저항 R이 소스와 직렬로 연결되고 전원의 전압이 사용됩니다. 유핏=1...1.2 V. 이 경우 p-n 접합 이미터-베이스 VT1은 열려 있고 컬렉터 접합으로의 홀 확산이 발생합니다. 콜렉터쪽으로 이동함에 따라 일부 홀은 전자와 재결합하지만 그 중 상당 부분은 콜렉터 접합에 도달하고 이를 통과한 후 인버터(트랜지스터 VT2)의 p 베이스로 들어갑니다. 이 확산 과정, 즉 입력 영향에 관계없이 구멍이 베이스에 지속적으로 주입됩니다.

VT2 베이스의 전압이 유인=유 0은 스위치 S가 닫힌 상태에 해당하며, 인버터의 p-베이스로 들어가는 정공은 전원의 음극으로 자유롭게 흐릅니다. 트랜지스터 VT2의 콜렉터 회로에는 전류가 흐르지 않으며 이는 콜렉터 회로 VT2의 개방 상태와 동일합니다. 출력 회로의 이 상태는 로그 전압에 해당합니다. "1".

~에 유인=유 1(스위치 S가 열려 있음) 인버터의 p-베이스에 구멍이 축적됩니다. 기본 전위가 증가하기 시작하고 이에 따라 VT2 전환의 전압은 이러한 전환이 열릴 때까지 감소합니다. 그러면 트랜지스터 VT2의 컬렉터 회로에 전류가 흐르고 인버터(트랜지스터 VT2)의 이미터와 컬렉터 사이의 전위차가 0에 가까워집니다. 이 트랜지스터는 회로의 단락된 부분을 나타내며 이 상태는 로그 레벨에 해당합니다. "0". 따라서 고려된 요소가 키 역할을 합니다.

알려진 바와 같이, 공통 베이스를 가진 회로에 연결된 트랜지스터의 콜렉터 전류는 넓은 범위에 걸쳐 콜렉터의 전압 변화에 의존하지 않습니다. 트랜지스터 VT1은 OB가 있는 회로에 포함됩니다. 바이폴라 트랜지스터의 작동 이론에 따르면 일정한 이미 터 전류에서 얻은 출력 특성은 거의 수평입니다. 즉, 컬렉터 전류는 컬렉터의 전압에 의존하지 않습니다. 따라서 등가 전류 발생기로 대체할 수 있습니다. 등가 전류 생성기 정리에 따르면 전류 소스에서 DC 전압을 더하거나 빼도 해당 생성기의 전류 값에는 영향을 미치지 않습니다. 이에 따라, 주입 전력을 갖는 트랜지스터 회로는 그림 16c에 표시된 간단한 등가 회로로 나타납니다.

만약에 유인=유 1 , 그러면 현재 나전류 생성기의 0이 VT2의 베이스로 흘러서 열립니다. 여기서 유인=유 0 . 만약에 유인=유 0, 그다음 현재 나 0은 접지로 단락되고 트랜지스터 VT2는 닫히고 유 아웃=유 1 .

그림 17 통합 주입 논리(I²L): OR-NOT 요소의 회로 a) 및 논리 기능 AND b)의 구현.

멀티 컬렉터 트랜지스터를 사용하면 총 컬렉터 전류 VT2를 하나의 유사한 요소의 입력을 제어하기에 충분한 여러 개의 동일한 부분으로 나눌 수 있습니다. 덕분에 그림 17에 표시된 논리 요소 OR-NOT의 가장 간단한 회로를 사용하는 것이 가능해졌습니다. 이 회로는 NSTL 요소의 회로와 유사합니다(그림 15, a 참조). NOR-NOT NSTL 요소의 회로와 달리 NOR-NOT AND²L 요소는 결합된 컬렉터 회로에 저항이 필요하지 않습니다. 왜냐하면 컬렉터 회로가 후속 단계의 전류 생성기로부터 전력을 받기 때문입니다.

그림 17b는 논리 신호가 두 입력(X1 및 X2)에 적용될 때 논리 함수 AND를 구현하는 회로를 보여줍니다. 인버터(VT3 및 VT4)의 결합된 콜렉터에서 "0"은 로그 레벨이 됩니다. "1". 로그 신호가 입력 중 하나에 적용되거나 두 입력에 동시에 적용되는 경우. "1", 회로 출력에는 로그 신호가 있습니다. "0"은 논리 AND 연산의 실행에 해당합니다.

I²L 요소는 기판에서 작은 영역을 차지하며 전력 소비와 스위칭 에너지가 낮습니다. 다음 매개변수가 특징입니다. 유핏=1V; 설정하지 마세요.=10...100ns; K회=3,5; K회전=1.

MOS 트랜지스터 논리 요소는 제어 및 부하라는 두 가지 유형의 트랜지스터를 사용합니다. 컨트롤러는 짧지만 상당히 넓은 채널을 가지므로 상호 컨덕턴스 값이 높고 낮은 전압으로 제어됩니다. 반대로 부하 채널은 더 길지만 좁은 채널을 가지므로 출력 저항이 더 높고 큰 활성 저항으로 작동합니다.

3.6.1 동적 부하가 있는 키의 논리 요소

동적 부하가 있는 스위치의 논리 요소는 하나의 부하와 여러 개의 제어 트랜지스터로 구성됩니다. 제어 트랜지스터를 병렬로 연결하면 NSTL(그림 15, a 참조)과 같이 소자는 논리 OR-NOT 연산을 수행하고, 직렬로 연결하면 AND-NOT 연산을 수행합니다(그림 18, a 참조). , 비).

그림 18 MOS TL 요소의 다이어그램: a) – OR-NOT, b) – AND-NOT.

입력 X1 및 X2에 전압이 있는 경우 U ВХ =U 0 <U ZI.por제어 트랜지스터 VT1 및 VT2는 닫혀 있습니다. 이 경우 출력 전압은 로그 레벨에 해당합니다. "1". 요소의 입력 중 하나 또는 둘 다에 전압이 인가되는 경우 U ВХ =U 1 >U ZI.por, 출력에 로그가 있습니다. "0"은 논리적 OR-NOT 연산의 실행에 해당합니다.

AND-NOT 소자 회로에서는 제어 트랜지스터가 직렬로 연결되므로 레벨이 로그입니다. 회로 출력의 "0"은 두 입력 모두에 단일 신호가 있는 경우에만 발생합니다.

MOS TL 요소는 높은 잡음 내성, 큰 논리 차이, 낮은 전력 소비 및 상대적으로 낮은 성능을 갖습니다. 낮은 임계값 MOS 트랜지스터를 기반으로 하는 요소의 경우 일반적으로 유핏=5...9 V, 높은 임계값에서 유핏=12.6…27 V. MOS TL의 주요 매개변수: P 땀=0.4...5mW, t ZD.av=20...200ns; 유 0 ≤1V; 유 1 ≒7V.

보완 스위치는 서로 다른 전도성 유형의 채널이 있는 두 개의 MOS 트랜지스터로 구성되며, 입력은 병렬로 연결되고 출력은 직렬로 연결됩니다(그림 19a). 게이트 전압이 임계값보다 크면 특정 유형의 채널을 가진 트랜지스터의 경우 해당 트랜지스터가 열리고 다른 트랜지스터는 닫힙니다. 전압이 반대 극성이면 개방형 트랜지스터와 폐쇄형 트랜지스터의 위치가 변경됩니다.

CMOS(보완 스위치의 LE)에는 부인할 수 없는 여러 가지 장점이 있습니다.

전원 전압이 넓은 범위(3~15V)에 걸쳐 변할 때 성공적으로 작동하며, 이는 저항기를 포함하는 LE에서는 달성할 수 없습니다.

부하 저항이 높은 정적 모드에서 CMOS LE는 사실상 전력을 소비하지 않습니다.

또한 출력 신호 레벨의 안정성과 전원 전압과의 작은 차이도 특징입니다. 높은 입력 및 낮은 출력 저항; 다른 기술의 미세 회로와의 조정 용이성.

그림 19 CMOS TL 논리 요소의 회로: a) 인버터, b) NOR, c) NAND.

2OR-NOT 기능을 수행하는 CMOS LE의 회로는 그림 19b에 나와 있습니다. 트랜지스터 VT1 및 VT3은 p형 채널을 가지며 0에 가까운 게이트 전압에서 개방됩니다. 트랜지스터 VT2 및 VT4는 n형 채널을 가지며 임계값보다 큰 게이트 전압에서 개방됩니다. 입력 중 둘 다 또는 하나에 로그 수준이 있는 경우. "1"이면 회로의 출력은 로그 신호가 됩니다. "0"은 논리적 OR-NOT 연산의 실행에 해당합니다.

계층화되고 병렬로 연결된 트랜지스터 그룹이 교체되면 AND-NOT 기능을 수행하는 요소가 구현됩니다(그림 19c). 이전과 비슷하게 작동합니다. 트랜지스터 VT1 및 VT3은 p형 채널을 가지며 게이트 전압이 0에 가까울 때 열립니다. 트랜지스터 VT2 및 VT4는 n형 채널을 가지며 임계값보다 큰 게이트 전압에서 개방됩니다. 이 트랜지스터가 모두 열려 있으면 "로그" 신호가 출력에 설정됩니다. 0".

따라서 전기 전도성이 있는 p형 채널을 갖는 트랜지스터의 병렬 연결과 n형 채널을 갖는 트랜지스터의 계층형 연결을 결합하여 AND-NOT 기능을 구현하는 것이 가능해졌습니다.

LE CMOS에서는 세 가지 안정 상태를 갖는 요소가 매우 간단하게 구현됩니다. 이를 위해 역신호에 의해 제어되는 두 개의 상보형 트랜지스터 VT1, VT4(그림 20a)가 인버터 트랜지스터와 직렬로 연결됩니다.

그림 20 세 가지 출력 상태를 갖는 인버터 a); TTL LE와 CMOS LE의 조정 b).

TTL LE를 CMOS LE와 일치시키는 방법은 여러 가지가 있습니다.

1) TTL LE 신호가 CMOS LE 트랜지스터를 전환하는 저전압(+5V)으로 CMOS LE에 전원을 공급합니다.

2) 출력 회로에 추가 전압 소스에 연결된 저항이 포함된 개방형 컬렉터와 함께 LE TTL을 사용합니다(그림 20b).

보관 및 설치시 정전기에 주의하세요. 따라서 보관 중에 미세 회로의 단자는 서로 전기적으로 연결됩니다. 전원 공급 장치가 꺼진 상태로 설치되며 전기 기술자의 신체가 접지에 연결되는 팔찌 사용이 필수입니다.

CMOS 시리즈 LE는 저속 및 중속 저가 디지털 장치의 구성에 널리 사용됩니다. 일부 CMOS 유형 LE 시리즈의 매개변수는 표 8에 나와 있습니다.

표 8 일부 CMOS 유형 LE 시리즈의 매개변수